KR100948295B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 따른 반도체 소자의 제조 방법의 일 예는, 제 1 금속 전도체가 형성된 커패시터 하부 절연막 상부에 제 1 절연막을 형성하는 단계와, 제 1 절연막 상에 제 1 다층 절연막을 형성하는 단계와, 제 1 다층 절연막과 제 1 절연막을 관통하여 제 1 금속 전도체와 컨택되는 제 2 금속 전도체를 형성하는 단계와, 제 2 금속 전도체를 포함하는 제 1 다층 절연막 상에 커패시터 하부 메탈, 제 1 커패시터 절연막 및 커패시터 중부 메탈을 순차적으로 형성하는 단계와, 제 1 다층 절연막과 커패시터 중부 메탈 상에 제 2 커패시터 절연막을 형성하는 단계와, 커패시터 중부 메탈 상의 제 2 커패시터 절연막 상에 커패시터 상부 메탈을 형성하는 단계 및 제 2 커패시터 절연막과 커패시터 상부메탈 상에 제 2 다층 절연막을 형성한 후 후속 공정을 이용하여 커패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
따라서, 본 발명에 따라 기존의 장비와 공정을 이용하면서 커패시터의 값을 크게 할 수 있으며, 커패시터 값을 크게 함으로써 칩 크기를 최소화할 수 있는 효과가 있다.
반도체 소자, 커패시터, MIM
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 MIM 커패시터 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자의 MIM(Metal Insulator Metal) 구조의 커패시터를 설명하기 위해 도시한 것으로, 상기 커패시터(100)는 도시된 바와 같이, 반도체 소자 내에서 유효 면적 대비 상기 커패시터의 값이 작았다.
이에 따라, 상기 커패시터 면적을 크게하거나 고 유전막을 사용하여 상기 커패시터의 값을 크게 하는 방법이 사용되었다.
그러나 우선 상기와 같이 커패시터 면적을 크게 하는 경우에는 전체 칩(chip)의 면적이 커지는 단점이 있으며, 고 유전막을 사용하는 경우에도 새로운 장비를 투자해야 한다거나 또는 새로운 공정을 셋-업(set-up)해야 하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 상술한 바와 같이 전체 칩의 면적을 크게 하거나 또는 고 유전막을 사용하지 않으면서, 동일한 면적에서 커패시터 값을 크게 하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법의 일 예는, 제 1 금속 전도체가 형성된 커패시터 하부 절연막 상부에 제 1 절연막을 형성하는 단계와, 제 1 절연막 상에 제 1 다층 절연막을 형성하는 단계와, 상기 제 1 다층 절연막과 상기 제 1 절연막을 관통하여 상기 제 1 금속 전도체와 컨택되는 제 2 금속 전도체를 형성하는 단계와, 상기 제 2 금속 전도체를 포함하는 상기 제 1 다층 절연막 상에 커패시터 하부 메탈, 제 1 커패시터 절연막 및 커패시터 중부 메탈을 순차적으로 형성하는 단계와, 상기 제 1 다층 절연막과 상기 커패시터 중부 메탈 상에 제 2 커패시터 절연막을 형성하는 단계와, 상기 커패시터 중부 메탈 상의 상기 제 2 커패시터 절연막 상에 커패시터 상부 메탈을 형성하는 단계 및 상기 제 2 커패시터 절연막과 상기 커패시터 상부메탈 상에 제 2 다층 절연막을 형성한 후 후속 공정을 이용하여 커패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이때, 상기 커패시터는 하부 메탈, 중부 메탈 및 상부 메탈의 구조를 가질 수 있다.
그리고 상기 커패시터의 하부 메탈과 상부 메탈은 탑 플레이트(top plate)를 이용하여 연결할 수 있다.
또한, 상기 하부 메탈, 중부 메탈과 상부 메탈은 Ti, Ti/TiN, Ti/Al/TiN, Ta 및 Ta/TaN 중 적어도 어느 하나를 이용할 수 있다.
그리고 상기 제 1 커패시터 절연막, 제 2 커패시터 절연막 및 제 1 절연막은 동일한 물질을 이용할 수 있다.
또한, 상기 제 1 커패시터 절연막과 제 2 커패시터 절연막의 질화막은 450 내지 700 Å 사이의 두께를 가질 수 있다.
그리고 상기 제 2 커패시터 절연막은 하부에 위치하는 제 2 금속 전도체의 확산 배리어 필름(diffusion barrier film)으로써 동시에 사용될 수 있다.
상술한 본 발명에 따른 반도체 소자에서의 커패시터 및 그 제조 방법에 의하면,
첫째, 기존의 장비와 공정을 이용하면서 커패시터의 값을 크게 할 수 있는 효과가 있다.
둘째, 상기와 같이 커패시터 값을 크게 함으로써 칩 크기를 최소화할 수 있는 효과가 있다.
이하 상기와 같은 목적을 달성하기 위한 본 발명의 구체적인 실시 예를 첨부된 도면을 참조하여 상세하게 설명하면, 다음과 같다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 상기 반도체 소자 내 MIM(Metal Insulator Metal) 구조의 커패시터를 제조하는 것에 관한 것이다.
이하 본 발명에 따른 커패시터는 하부 메탈, 중부 메탈 및 상부 메탈의 구조를 가지고, 상기에서 하부 메탈과 상부 메탈은 탑 플레이트(top plate)를 이용하여 연결할 수 있다.
그리고 상기 하부 메탈, 중부 메탈과 상부 메탈은 Ti, Ti/TiN, Ti/Al/TiN, Ta 및 Ta/TaN 중 적어도 어느 하나를 이용할 수 있다.
이하 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 공정을 설명하면, 다음과 같다. 도 2a 내지 2g는 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 공정의 일 예를 순차적으로 도시한 것이다.
이하 상기 첨부된 도면의 순서에 따라 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 공정을 순차적으로 설명하면, 다음과 같다.
먼저, 도 2a를 참조하면, 제 1 구리 전도체(3)가 형성된 커패시터 하부 절연막(1) 상부에 제 1 절연막(5)과 제 1 다층 절연막(7)을 차례로 증착한다. 상기 제 1 다층 절연막(7)을 증착한 후 제 1 마스크(제 1 감광막)(30)를 이용하여 패턴을 형성한다.
도 2b를 참조하면, 상기와 도 2a와 같이 제 1 마스크(30)를 이용하여 패턴을 형성한 후, 건식 식각 방법으로 제 1 다층 절연막(7a)을 형성한다. 상기 제 1 다층 절연막(7a)를 형성한 후, 상기 제 1 마스크(30)를 제거한다. 상기 제 1 마스크(30)를 제거한 후에 희생 포토 레지스트를 코팅한다. 상기 희생 코팅 레지스트를 코팅한 후, 전면 식각 방법에 따라 희생 포토 레지스트(9)를 형성하고, 상기 희생 포토 레지스트(9)를 형성한 후 제 2 마스크(40)를 이용하여 패턴을 형성한다.
도 2c를 참조하면, 상기 도 2b에서 형성된 패턴을 이용하여 건식 식각 방법으로 제 1 층간 절연막(7b)과 제 1 절연막(5a)을 형성한 후 상기 제 2 마스크(40)와 희생 포토 레지스트(9)를 제거한다. 그리고 상기 제거된 희생 포토 레지스트(9)를 대신하여 제 2 구리(Cu) 전도체를 증착하고, 상기 제 2 구리 전도체를 증착한 후에 CMP(Chemical Mechanical Polishing, 화학 기계적 연마) 방법을 이용하여 제 2 구리(Cu) 전도체(11)를 형성한다.
도 2d를 참조하면, 상기 도 2c에서와 같이 제 2 구리 전도체(11)를 형성한 후에, 커패시터 하부 메탈(13), 제 1 커패시터 절연막(15) 및 커패시터 중부 메탈(17)을 차례로 증착한다. 그리고 상기 증착 후 제 3 마스크(50)를 이용하여 패턴을 형성한다.
도 2e를 참조하면, 도 2d와 같이 형성된 패턴을 이용하여 건식 식각 방법으로 커패시터 중부 메탈(17a), 제 1 커패시터 절연막(15a) 및 커패시터 하부 메탈(13a)을 형성한 후에 상기 제 3 마스크(50)를 제거한다. 상기 제 3 마스크(50)를 제거한 후, 제 2 커패시터 절연막(19)과 커패시터 상부 메탈(21)을 차례로 증착하고, 상기 증착 후 제 4 마스크(60)를 이용하여 패턴을 형성한다.
도 2f를 참조하면, 상기 도 2e에서 형성한 패턴을 이용하여 건식 식각 방법으로 커패시터 상부 메탈(21a)을 형성하고, 상기 커패시터 상부 메탈(21a)을 형성한 후에 상기 제 4 마스크(60)를 제거한다. 그리고 상기 제 4 마스크를 제거한 후 제 2 다층 절연막을 증착하고, 상기 증착 후 CMP 방법으로 제 2 다층 절연막(23)을 형성한다. 그리고 상기 제 2 다층 절연막(23) 형성 후 제 5 마스크(70)를 이용하여 패턴을 형성한다.
도 2g를 참조하면, 상기 도 2f에서 형성한 패턴을 이용하여 건식 식각 방법으로 제 2 다층 절연막(23a)을 형성하고, 상기 제 2 다층 절연막(23a)을 형성한 후, 상기 제 5 마스크(50)를 제거한다.
이후 후속 공정을 이용하여 최종 커패시터를 완성한다.
이때, 상술한 제 1 커패시터 절연막(15a), 제 2 커패시터 절연막(19) 및 제 1 절연막(5)은 동일한 물질을 이용할 수 있다.
그리고 상기 제 1 커패시터 절연막(15a)과 제 2 커패시터 절연막(19)의 질화막은 450 내지 700 Å 사이의 두께를 가질 수 있다.
또한, 상기 제 2 커패시터 절연막(19)은 하부에 위치하는 제 2 금속 전도체의 확산 배리어 필름(diffusion barrier film)으로써 동시에 사용될 수 있다.
상술한 본 발명에 의하면, 장비를 새롭게 투자할 필요가 없고, 추가 공정이 필요치 않아 새롭게 셋-업(set-up)을 하지 않아도 된다. 즉, 기존의 장비와 공정을 그대로 이용할 수 있다.
그러면서, 커패시터의 값을 크게 할 수 있다. 또한, 상기와 같이 기존 커패시터 면적에 더 큰 커패시터 값을 확보함으로써, 전체 칩 크기(chip size)를 최소화할 수 있다.
이상에서는 본 발명의 기술 사상을 설명함에 있어서, 특정 실시 예를 첨부된 도면과 함께 도시하고 설명하였다. 다만, 본 발명은 상술한 실시 예에 한정되는 것 은 아니며, 본 발명의 기술 사상을 벗어나지 않는 범위 즉, 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 수정 및 변경을 가능하다.
도 1은 종래 반도체 소자의 MIM 커패시터를 설명하기 위해 도시한 것
도 2a 내지 2g는 본 발명에 따라 반도체 소자의 MIM 커패시터를 제조하는 공정의 일 예를 순차적으로 도시한 것
* 도면의 주요 부분에 대한 부호의 설명
1; 커패시터 하부 절연막 3; 제 1 구리 전도체
5, 5a; 제 1 절연막 7, 7a, 7b; 제 1 다층 절연막
9; 희생 포토 레지스트 11; 제 2 구리 전도체
13,13a; 커패시터 하부 메탈 15,15a; 제 1 커패시터 절연막
17,17a; 커패시터 중부 메탈 19,19a; 제 2 커패시터 절연막
21,21a; 커패시터 상부 메탈 23,23a; 제 2 다층 절연막
25; 제 3 구리 전도체 30; 제 1 마스크
40; 제 2 마스크 50; 제 3 마스크
60; 제 4 마스크 70; 제 5 마스크
Claims (7)
- 제 1 금속 전도체가 형성된 커패시터 하부 절연막 상부에 제 1 절연막을 형성하는 단계;제 1 절연막 상에 제 1 다층 절연막을 형성하는 단계;상기 제 1 다층 절연막과 상기 제 1 절연막을 관통하여 상기 제 1 금속 전도체와 컨택되는 제 2 금속 전도체를 형성하는 단계;상기 제 2 금속 전도체를 포함하는 상기 제 1 다층 절연막 상에 커패시터 하부 메탈, 제 1 커패시터 절연막 및 커패시터 중부 메탈을 순차적으로 형성하는 단계;상기 제 1 다층 절연막과 상기 커패시터 중부 메탈 상에 제 2 커패시터 절연막을 형성하는 단계;상기 커패시터 중부 메탈 상의 상기 제 2 커패시터 절연막 상에 커패시터 상부 메탈을 형성하는 단계; 및상기 제 2 커패시터 절연막과 상기 커패시터 상부메탈 상에 제 2 다층 절연막을 형성한 후 후속 공정을 이용하여 커패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1항에 있어서,상기 커패시터는 하부 메탈, 중부 메탈 및 상부 메탈의 구조를 가지는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1항에 있어서,상기 커패시터의 하부 메탈과 상부 메탈은 탑 플레이트(top plate)를 이용하여 연결하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 2 항에 있어서,상기 하부 메탈, 중부 메탈과 상부 메탈은 Ti, Ti/TiN, Ti/Al/TiN, Ta 및 Ta/TaN 중 적어도 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1항에 있어서,상기 제 1 커패시터 절연막, 제 2 커패시터 절연막 및 제 1 절연막은 동일한 물질을 이용하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 제 1 커패시터 절연막과 제 2 커패시터 절연막의 질화막은 450 내지 700 Å 사이의 두께를 가지는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 제 2 커패시터 절연막은 하부에 위치하는 제 2 금속 전도체의 확산 배리어 필름(diffusion barrier film)으로써 동시에 사용되는 것을 특징으로 하는 반도체 소자 형성 방법.
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