KR100930418B1 - 데이터 레지스터 제어 회로 및 이를 포함하는 데이터 레지스터 회로 - Google Patents

데이터 레지스터 제어 회로 및 이를 포함하는 데이터 레지스터 회로 Download PDF

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Abstract

본 발명은 글로벌 라인을 통해 전달된 비동기식 데이터 신호를 저장하기 위한 데이터 레지스터 제어 회로 및 이를 포함하는 데이터 레지스터 회로에 관하여 개시한다.
개시된 본 발명의 데이터 레지스터 제어 회로는 글로벌 라인의 천이 시점을 검출하여 글로벌 라인 래치 펄스를 출력하는 글로벌 라인 천이 검출부; 및 글로벌 라인 래치 펄스에 의해 글로벌 라인 스트로브 펄스를 제어하여 글로벌 라인을 통해 전달되는 데이터 신호를 저장하기 위한 입력 제어 펄스를 출력하는 입력 제어 펄스 생성부;를 포함하며, 입력 제어 펄스의 셋업 타임 마진을 확보하면서 데이터 출력 속도를 개선하는 효과가 있다.

Description

데이터 레지스터 제어 회로 및 이를 포함하는 데이터 레지스터 회로{A data register control circuit and a data register circuit including of the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게 리드 명령에 의해 글로벌 라인으로 전달된 비동기 신호인 데이터 신호를 클럭에 동기시켜 출력하기 위해 저장하는 데이터 레지스터 제어 회로 및 이를 포함하는 데이터 레지스터 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 리드 동작시 메모리 셀로부터 독출되어 글로벌 라인에 실린 비동기식 데이터 신호를 클럭에 동기되는 데이터 신호로 전환하기 위해 데이터 레지스터 회로를 구비한다.
도 1을 참조하면, 종래 기술에 따른 데이터 레지스터 회로는 글로벌 라인 스트로브 펄스 GIOSTp에 의해 다수의 입력 제어 펄스 REGINp<1:N>를 생성하는 입력 제어 펄스 생성부(10)와 입력 제어 펄스 REGINp<1:N>에 동기시켜 글로벌 라인 GIO를 통해 전달되는 비동기 데이터 신호를 유효한 데이터로써 저장하는 데이터 레지스터부(20)를 포함한다.
여기서, 글로벌 라인 스트로브 펄스 GIOSTp는 리드 명령에 의해 생성되며, 글로벌 라인 GIO의 동작 시점보다 앞선 시점에서 토글되는 펄스이다.
도 2를 참조하여 입력 제어 펄스 생성부(10)를 좀더 구체적으로 살펴보면, 입력 제어 펄스 발생부(10)는 쉬프트 레지스터부(12), 지연부(14) 및 입력 제어 펄스 출력부(16)를 포함한다.
쉬프트 레지스터부(12)는 글로벌 라인 스트로브 펄스 GIOSTp를 쉬프트시켜 다수의 쉬프트 펄스 P<1:N>를 생성하고, 지연부(14)는 글로벌 라인 스트로브 펄스 GIOSTp를 지연시켜 지연된 글로벌 라인 스트로브 펄스 dGIOSTp를 출력하며, 입력 제어 펄스 출력부(16)는 글로벌 라인 스트로브 펄스 dGIOSTp에 동기시켜 쉬프트 펄스 P<1:N>를 입력 제어 펄스 REGINp<1:N>로 출력한다.
도 3을 참조하여 종래 기술에 따른 데이터 레지스터 회로의 일부 동작을 살펴보면, 리드 명령에 의해 메모리 셀로부터 독출된 데이터 신호가 글로벌 라인 GIO로 전달되면서 글로벌 라인 GIO가 동작한다.
입력 제어 펄스 생성부(10)는 글로벌 라인 GIO의 동작 시점보다 앞선 시점에서 토글하는 글로벌 라인 스트로브 펄스 GIOSTp를 수신하고, 글로벌 라인 스트로브 펄스 GIOSTp를 쉬프트시켜 순차적으로 활성화되는 다수의 쉬프트 펄스 P<1:3>를 생성한다. 또한, 글로벌 라인 스트로브 펄스 GIOSTp를 소정 시간 Td 만큼 지연시켜 지연된 글로벌 라인 스트로브 펄스 dGIOSTp를 생성하고, 각 쉬프트 펄스 P<1:3>를 지연된 글로벌 라인 스트로브 펄스 dGIOSTp에 동기시켜 입력 제어 펄스 REGINp<1:3>로 출력한다.
여기서, 글로벌 라인 스트로브 펄스 GIOSTp를 지연시키는 시간 Td는 글로벌 라인 GIO에 유효한 데이터가 실린 이후 입력 제어 펄스 REGINp가 출력되도록 설정된다. 다시 말해, 입력 제어 펄스 REGINp는 글로벌 라인 GIO의 동작 시점으로부터 충분한 셋업 타임 Ts1를 두고 출력되어야 한다.
한편, 반도체 메모리 장치는 다수의 뱅크로 구성되며 다수의 뱅크가 글로벌 라인 GIO를 공유하여 사용하므로 반도체 메모리 장치 내에 데이터 레지스터 회로가 배치된 위치와 뱅크 사이의 거리에 따라 데이터 레지스터부(20)로 입력되는 글로벌 라인 GIO의 동작 시점에 변동이 발생한다.
그러므로, 종래 기술에 따른 데이터 레지스터 회로는 가장 나쁜 경우, 예를 들면 데이터 레지스터 회로와 가장 멀리 떨어진 뱅크로부터 전달되는 데이터 신호를 저장하는 경우에도 입력 제어 펄스 REGINp가 충분한 셋업 타임을 갖도록 지연부(14)의 지연 시간 Td이 설정된다.
그러나, 지연부(14)에 설정된 지연 시간 Td이 늘어날수록 데이터의 출력 속도가 느려지는 문제점이 발생하며, 지연부(14)에 설정된 지연 시간 Td를 줄일수록 글로벌 라인 GIO의 동작 시점의 변동에 대응하여 입력 제어 펄스 REGINp의 셋업 타임이 부족하게 되어 고속 동작 시 데이터 출력 불량을 유발할 수 있다.
본 발명은 글로벌 라인의 동작 시점에 응답하여 입력 제어 펄스를 생성하는 데이터 레지스터 제어 회로를 제공한다.
또한, 본 발명은 상기 입력 제어 펄스에 의해 상기 글로벌 라인으로 전달되 는 비동기 데이터 신호를 유효한 데이터로써 저장하는 데이터 레지스터 회로를 제공한다.
본 발명의 데이터 레지스터 제어 회로는, 글로벌 라인의 천이 시점을 검출하여 글로벌 라인 래치 펄스를 출력하는 글로벌 라인 천이 검출부; 및 상기 글로벌 라인 래치 펄스와 글로벌 라인 스트로브 펄스에 의하여 상기 글로벌 라인을 통해 전달되는 데이터 신호를 저장하기 위한 입력 제어 펄스를 출력하는 입력 제어 펄스 생성부를 포함한다.
바람직하게는, 상기 글로벌 라인 스트로브 펄스는 리드 명령에 응답하여 상기 글로벌 라인의 천이 시점보다 앞선 시점에서 토글되는 펄스이다.
상기 글로벌 라인 천이 검출부는, 상기 데이터 신호를 반전 및 소정시간 지연시켜 상기 글로벌 라인 래치 펄스의 폭을 생성하는 지연 신호를 출력하는 펄스 폭 생성부; 및 상기 데이터 신호와 상기 지연 신호에 의해 상기 글로벌 라인의 천이 시점을 검출하여 상기 글로벌 라인 래치 펄스를 출력하는 천이 검출부;를 포함한다.
상기 글로벌 라인 천이 검출부의 상기 펄스 폭 생성부는, 상기 데이터 신호를 반전시키는 제 1 인버터; 및 상기 제 1 인버터의 출력을 지연시켜 상기 지연 신호를 출력하는 지연부;를 포함한다.
바람직하게는, 상기 글로벌 라인의 천이 시점은 상기 데이터 신호와 상기 지연 신호가 동일 로직 레벨이 되는 시점이다.
상기 글로벌 라인 천이 검출부의 상기 천이 검출부는, 상기 데이터 신호와 상기 지연 신호가 모두 로직 하이 레벨이 되는 시점을 검출하여 제 1 검출 펄스를 출력하는 제 1 검출부; 상기 데이터 신호와 상기 지연 신호가 모두 로직 로우 레벨이 되는 시점을 검출하여 제 2 검출 펄스를 출력하는 제 2 검출부; 및 상기 제 1 및 제 2 검출 펄스에 응답하여 상기 글로벌 라인 래치 펄스를 출력하는 글로벌 라인 래치 펄스 출력부;를 포함한다.
상기 입력 제어 펄스 생성부는, 상기 글로벌 라인 스트로브 펄스를 쉬프트시켜 다수의 쉬프트 펄스를 출력하는 쉬프트 레지스터부; 및 상기 각 쉬프트 펄스를 상기 글로벌 라인 래치 펄스에 동기시켜 상기 입력 제어 펄스로 출력하는 입력 제어 펄스 출력부;를 포함한다.
본 발명의 데이터 레지스터 회로는 데이터 신호를 전송하는 글로벌 라인; 상기 글로벌 라인의 천이 시점에 응답하여 글로벌 라인 스트로브 펄스를 제어하여 입력 제어 펄스를 출력하는 데이터 레지스터 제어부; 및 상기 입력 제어 펄스에 응답하여 상기 글로벌 라인을 통해 전송되는 상기 데이터 신호를 저장하는 데이터 레지스터부;를 포함한다.
바람직하게는, 상기 글로벌 라인은 복수의 뱅크에 의해 공유된다.
바람직하게느, 상기 글로벌 라인 스트로브 펄스는 리드 명령에 응답하여 상기 글로벌 라인의 천이 시점보다 앞선 시점에서 토글되는 펄스이다.
상기 데이터 레지스터 제어부는, 상기 글로벌 라인의 천이 시점을 검출하여 글로벌 라인 래치 펄스를 출력하는 글로벌 라인 천이 검출부; 및 상기 글로벌 라인 래치 펄스에 의해 상기 글로벌 라인 스트로브 펄스를 제어하여 상기 입력 제어 펄스를 출력하는 입력 제어 펄스 생성부;를 포함한다.
상기 데이터 레지스터 제어부의 상기 글로벌 라인 천이 검출부는, 상기 데이터 신호를 반전 및 소정시간 지연시켜 상기 글로벌 라인 래치 펄스의 폭을 생성하는 지연 신호를 출력하는 펄스 폭 생성부; 및 상기 데이터 신호와 상기 지연 신호에 의해 상기 글로벌 라인의 천이 시점을 검출하여 상기 글로벌 라인 래치 펄스를 출력하는 천이 검출부;를 포함하다.
바람직하게는, 상기 글로벌 라인의 천이 시점은 상기 데이터 신호와 상기 지연 신호가 동일 로직 레벨이 되는 시점이다.
상기 데이터 레지스터 제어부의 상기 천이 검출부는, 상기 데이터 신호와 상기 지연 신호가 모두 로직 하이 레벨이 되는 시점을 검출하여 제 1 검출 펄스를 출력하는 제 1 검출부; 상기 데이터 신호와 상기 지연 신호가 모두 로직 로우 레벨이 되는 시점을 검출하여 제 2 검출 펄스를 출력하는 제 2 검출부; 및 상기 제 1 및 제 2 검출 펄스에 응답하여 상기 글로벌 라인 래치 펄스를 출력하는 글로벌 라인 래치 펄스 출력부;를 포함한다.
상기 입력 제어 펄스 생성부는, 상기 글로벌 라인 스트로브 펄스를 쉬프트시켜 다수의 쉬프트 펄스를 출력하는 쉬프트 레지스터부; 및 상기 각 쉬프트 펄스를 상기 글로벌 라인 래치 펄스에 동기시켜 상기 입력 제어 펄스로 출력하는 입력 제어 펄스 출력부;를 포함한다.
상기 데이터 레지스터부는 상기 입력 제어 펄스에 동기되어 상기 글로벌 라 인을 통해 전달되는 상기 데이터 신호를 래치하여 글로벌 데이터 레지스터 신호를 출력하는 다수의 데이터 레지스터를 포함한다.
상기 데이터 레지스터 각각은, 상기 입력 제어 펄스에 응답하여 상기 데이터 신호를 구동하는 구동부; 및 상기 구동부의 출력을 래치하여 상기 글로벌 데이터 레지스터 신호를 출력하는 래치부;를 포함한다.
본 발명의 다른 데이터 레지스터 회로는 비동기 신호의 천이 시점을 검출하여 검출 신호를 출력하는 천이 검출부; 상기 검출 신호에 동기되어 상기 비동기 신호의 저장을 제어하는 제어 신호를 생성하는 제어 신호 생성부; 및 상기 제어 신호에 응답하여 상기 비동기 신호를 저장하는 레지스터부;를 포함한다.
상기 천이 검출부는 상기 비동기 신호와 상기 비동기 신호를 반전 및 소정시간 지연시킨 지연 신호에 의해 상기 비동기 신호의 천이 시점을 검출하여 상기 검출 신호를 출력함이 바람직하다.
바람직하게는, 상기 비동기 신호의 천이 시점은 상기 비동기 신호와 상기 지연 신호가 동일 로직 레벨이 되는 시점이다.
상기 제어 신호 생성부는 스트로브 펄스를 쉬프트시켜 쉬프트 펄스를 생성하고, 상기 쉬프트 펄스를 상기 검출 신호에 동기시켜 상기 제어 신호를 생성함이 바람직하다.
바람직하게는, 상기 스트로브 펄스는 리드 명령에 응답하여 상기 비동기 신호의 천이 시점보다 앞선 시점에서 토글되는 펄스이다.
본 발명은 글로벌 라인의 동작 시점에 응답하여 입력 제어 펄스를 생성하는 데이터 레지스터 제어 회로를 제공함으로써 입력 제어 펄스의 셋업 타임을 확보하는 효과가 있다.
또한, 본 발명은 상기 입력 제어 펄스에 동기시켜 글로벌 라인을 통해 전달된 비동기 데이터 신호를 저장하는 데이터 레지스터 회로를 제공함으로써 데이터의 출력 속도를 개선하는 효과가 있다.
본 발명은 다수의 뱅크가 글로벌 라인을 공유함으로써 발생하는 글로벌 라인의 동작 시점 변동에 대응하며 입력 제어 신호의 셋업 타임을 확보하기 위해 글로벌 라인의 동작 시점 즉, 천이 시점에 응답하여 입력 제어 펄스를 발생하는 데이터 레지스터 제어 회로 및 상기 입력 제어 펄스에 의해 글로벌 라인을 통해 전달된 비동기 데이터 신호를 저장하여 클럭에 동기시켜 출력하는 데이터 레지스터 회로를 제시한다.
도 4를 참조하면, 본 발명의 실시 예에 따른 데이터 레지스터 제어 회로는 데이터 레지스터 제어부(110) 및 데이터 레지스터부(120)를 포함한다.
데이터 레지스터 제어부(110)는 글로벌 라인 GIO의 천이 시점에 응답하여 글로벌 라인 스트로브 펄스 GIOSTp를 제어하여 입력 제어 펄스 REGINp<1:N>를 출력한다.
데이터 레지스터부(120)는 입력 제어 펄스 REGINp<1:N>에 동기시켜 글로벌 라인 GIO를 통해 전송되는 비동기 데이터 신호를 유효한 데이터로써 저장한다.
좀더 구체적으로 살펴보면, 데이터 레지스터 제어부(110)는 글로벌 라인 천이 검출부(112) 및 입력 제어 펄스 생성부(114)를 포함한다.
글로벌 라인 천이 검출부(112)는 글로벌 라인 GIO의 동작 시점 즉, 천이 시점을 검출하여 토글되는 글로벌 라인 래치 펄스 GIOLATp를 출력하고, 입력 제어 펄스 생성부(114)는 글로벌 라인 스트로브 펄스 GIOSTp를 글로벌 라인 래치 펄스 GIOLATp에 의해 제어하여 입력 제어 펄스 REGINp<1:N>를 생성한다.
도 5를 참조하면, 글로벌 라인 천이 검출부(112)는 펄스 폭 생성부(112_2) 및 천이 검출부(112_4)를 포함한다.
펄스 폭 생성부(112_2)는 글로벌 라인 GIO로 전달되는 데이터 신호를 반전 및 소정 시간 지연시켜 지연 신호 dGIO를 출력하고, 천이 검출부(112_4)는 글로벌 라인 GIO로 전달되는 데이터 신호와 지연 신호 dGIO가 동일한 로직 레벨이 되는 시점을 글로벌 라인의 천이 시점으로 검출하여 글로벌 라인 래치 펄스 GIOLATp를 출력한다. 즉, 글로벌 라인 래치 펄스 GIOLATp는 소정 시간에 대응되는 펄스 폭을 갖는다.
보다 상세히 살펴보면, 펄스 폭 생성부(112_2)는 글로벌 라인 GIO로 전달되는 데이터 신호를 반전시키는 인버터(IV1)와 인버터(IV1)의 출력을 소정 시간 지연시켜 지연 신호 dGIO를 출력하는 지연부(D1)를 포함한다.
천이 검출부(112_4)는 제 1 검출부(112_5), 제 2 검출부(112_6) 및 글로벌 래치 펄스 출력부(112_7)를 포함한다. 제 1 검출부(112_5)는 낸드게이트(ND1)를 포함하고, 글로벌 라인 GIO로 전달되는 데이터 신호와 지연 신호 dGIO가 모두 로직 하이 레벨이 되는 시점 즉, 글로벌 라인 GIO가 로직 로우에서 로직 하이로 천이하는 시점을 검출하여 제 1 검출 펄스 Dp1를 출력한다. 제 2 검출부(112_6)는 노아게이트(NOR1) 및 인버터(IV2)를 포함하고, 글로벌 라인 GIO로 전달되는 신호와 지연 신호 dGIO가 모두 로직 로우 레벨이 되는 시점 즉, 글로벌 라인 GIO가 로직 하이에서 로직 로우로 천이하는 시점을 검출하여 제 2 검출 펄스 Dp2를 출력한다. 그리고, 글로벌 래치 펄스 출력부(112_7)는 낸드게이트(ND2)를 포함하고, 제 1 및 제 2 검출 펄스 Dp1, Dp2를 낸드결합하여 글로벌 라인 래치 펄스 GIOLATp를 출력한다.
도 6을 참조하면, 입력 제어 펄스 생성부(114)는 쉬프트 레지스터부(116) 및 입력 제어 펄스 출력부(118)를 포함한다. 쉬프트 레지스터부(116)는 글로벌 라인 스트로브 신호 GIOSTp를 수신하여 쉬프트시켜 다수의 쉬프트 펄스 P<1:N>를 출력하고, 입력 제어 펄스 출력부(118)는 각 쉬프트 펄스 P<1:N>를 글로벌 라인 래치 펄스 GIOLATp에 동기시켜 입력 제어 펄스 REGINp<1:N>로 출력한다.
여기서, 글로벌 라인 스트로브 신호 GIOSTp는 리드 명령에 의해 생성되며 글로벌 라인 GIO의 동작 시점보다 앞선 시점에서 토글되는 펄스이고, 토글되는 신호를 수신하여 쉬프트시켜 펄스를 출력하는 쉬프트 레지스터는 당업계에 잘 알려진 기술이므로 상세한 설명은 생략하기로 한다.
입력 제어 펄스 출력부(118)는 각 쉬프트 펄스 P<1:N>와 글로벌 라인 래치 펄스 GIOLATp를 입력으로 하는 낸드게이트들과 각 낸드게이트의 출력을 반전시켜 입력 제어 펄스 REGINp<1:N>를 출력하는 인버터들로 구성될 수 있다.
도 4를 참조하면, 데이터 레지스터부(120)는 고속 동작을 지원하기 위해 다 수의 데이터 레지스터를 포함하고, 각 데이터 레지스터는 도 7에 도시된 바와 같이 구동부(122) 및 래치부(124)를 포함한다.
구동부(122)는 전원 전압단과 접지 전압단 사이에 직렬로 연결되는 PMOS 트랜지스터(P1, P2)와 NMOS 트랜지스터(N1, N2) 및 인버터(IV3)를 포함하고, 입력 제어 펄스 REGINp에 의해 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N1)가 동작할 때 글로벌 라인 GIO를 통해 전달된 데이터 신호를 드라이빙하여 출력한다.
래치부(124)는 서로의 출력을 입력으로 받는 인버터(IV4, IV5)를 포함하고, 구동부(122)의 출력을 래치하여 글로벌 데이터 레지스터 신호 GIO_REG를 출력한다.
도 8을 참조하여 본 발명의 실시 예에 따른 데이터 레지스터 회로의 일부 동작을 살펴본다.
리드 명령에 의해 메모리 셀로부터 독출된 데이터가 글로벌 라인 GIO로 전달되면서 글로벌 라인 GIO가 동작한다. 데이터 레지스터 제어부(110)는 글로벌 라인 GIO의 동작 시점에 앞서 토글하는 글로벌 라인 스트로브 펄스 GIOSTp를 수신하고 이를 쉬프트시켜 순차적으로 활성화되는 다수의 쉬프트 펄스 P<1:3>를 생성한다. 또한, 글로벌 라인 GIO의 동작 시점 예컨대, 글로벌 라인 GIO가 로직 로우에서 로직 하이로 또는 로직 하이에서 로직 로우로 천이하는 시점을 검출하여 토글하는 글로벌 라인 래치 펄스 GIOLATp를 출력한다. 그리고 각 쉬프트 펄스 P<1:3>를 글로벌 라인 래치 펄스 GIOLATp에 의해 입력 제어 펄스 REGINp<1:3>로 출력한다.
즉, 종래의 데이터 레지스터 회로는 글로벌 라인 GIO의 동작 시점과는 무관하게 셋업 타임 Ts1을 갖고 입력 제어 펄스 REGINp가 출력되도록 설정되는 반면, 본 발명의 데이터 레지스터 회로는 글로벌 라인 GIO의 동작 시점에 응답하여 셋업 타임 Ts2를 갖고 입력 제어 펄스 REGINp가 출력된다.
즉, 본 발명의 데이터 레지스터 회로는 글로벌 라인 GIO를 통해 전달되는 비동기 데이터 신호를 유효한 데이터로 저장하기 위한 충분한 셋업 타입을 확보하면서 불필요한 지연을 개선함으로써 데이터 출력 속도를 개선할 수 있다.
도 1은 종래 기술에 따른 데이터 레지스터 회로를 나타내는 블록도.
도 2는 도 1의 입력 제어 펄스 생성부를 나타내는 상세 블록도.
도 3은 도 2의 입력 제어 펄스 생성부의 동작 파형도.
도 4는 본 발명의 실시 예에 따른 데이터 레지스터 회로를 나타내는 도면.
도 5는 도 4의 글로벌 라인 천이 검출부의 상세 회로도.
도 6은 도 4의 입력 제어 펄스 생성부를 나타내는 상세 블록도.
도 7은 도 4의 데이터 레지스터부를 구성하는 데이터 레지스터의 상세 회로도.
도 8은 도 4의 데이터 레지스터 제어부의 동작 파형도.

Claims (22)

  1. 글로벌 라인의 천이 시점을 검출하여 글로벌 라인 래치 펄스를 출력하는 글로벌 라인 천이 검출부; 및
    상기 글로벌 라인 래치 펄스와 글로벌 라인 스트로브 펄스에 의하여 상기 글로벌 라인을 통해 전달되는 데이터 신호를 데이터 레지스터에 저장하기 위한 입력 제어 펄스를 출력하는 입력 제어 펄스 생성부;
    를 포함하는 데이터 레지스터 제어 회로.
  2. 제 1 항에 있어서,
    상기 글로벌 라인 스트로브 펄스는 리드 명령에 응답하여 상기 글로벌 라인의 천이 시점보다 앞선 시점에서 토글되는 펄스인 데이터 레지스터 제어 회로.
  3. 제 1 항에 있어서,
    상기 글로벌 라인 천이 검출부는,
    상기 데이터 신호를 반전 및 소정시간 지연시켜 상기 글로벌 라인 래치 펄스의 폭을 생성하는 지연 신호를 출력하는 펄스 폭 생성부; 및
    상기 데이터 신호와 상기 지연 신호에 의해 상기 글로벌 라인의 천이 시점을 검출하여 상기 글로벌 라인 래치 펄스를 출력하는 천이 검출부;
    를 포함하는 데이터 레지스터 제어 회로.
  4. 제 3 항에 있어서,
    상기 펄스 폭 생성부는,
    상기 데이터 신호를 반전시키는 제 1 인버터; 및
    상기 제 1 인버터의 출력을 지연시켜 상기 지연 신호를 출력하는 지연부;
    를 포함하는 데이터 레지스터 제어 회로.
  5. 제 3 항에 있어서,
    상기 글로벌 라인의 천이 시점은 상기 데이터 신호와 상기 지연 신호가 동일 로직 레벨이 되는 시점인 데이터 레지스터 제어 회로.
  6. 제 3 항에 있어서,
    상기 천이 검출부는,
    상기 데이터 신호와 상기 지연 신호가 모두 로직 하이 레벨이 되는 시점을 검출하여 제 1 검출 펄스를 출력하는 제 1 검출부;
    상기 데이터 신호와 상기 지연 신호가 모두 로직 로우 레벨이 되는 시점을 검출하여 제 2 검출 펄스를 출력하는 제 2 검출부; 및
    상기 제 1 및 제 2 검출 펄스에 응답하여 상기 글로벌 라인 래치 펄스를 출력하는 글로벌 라인 래치 펄스 출력부;
    를 포함하는 데이터 레지스터 제어 회로.
  7. 제 1 항에 있어서,
    상기 입력 제어 펄스 생성부는,
    상기 글로벌 라인 스트로브 펄스를 쉬프트시켜 다수의 쉬프트 펄스를 출력하는 쉬프트 레지스터부; 및
    상기 각 쉬프트 펄스를 상기 글로벌 라인 래치 펄스에 동기시켜 상기 입력 제어 펄스로 출력하는 입력 제어 펄스 출력부;
    를 포함하는 데이터 레지스터 제어 회로.
  8. 데이터 신호를 전송하는 글로벌 라인;
    상기 글로벌 라인의 천이 시점에 응답하여 글로벌 라인 스트로브 펄스를 제어하여 입력 제어 펄스를 출력하는 데이터 레지스터 제어부; 및
    상기 입력 제어 펄스에 응답하여 상기 글로벌 라인을 통해 전송되는 상기 데이터 신호를 저장하는 데이터 레지스터부;
    를 포함하는 데이터 레지스터 회로.
  9. 제 8 항에 있어서,
    상기 글로벌 라인은 복수의 뱅크에 의해 공유됨을 특징으로 하는 데이터 레지스터 회로.
  10. 제 8 항에 있어서,
    상기 글로벌 라인 스트로브 펄스는 리드 명령에 응답하여 상기 글로벌 라인의 천이 시점보다 앞선 시점에서 토글되는 펄스인 데이터 레지스터 회로.
  11. 제 8 항에 있어서,
    상기 데이터 레지스터 제어부는,
    상기 글로벌 라인의 천이 시점을 검출하여 글로벌 라인 래치 펄스를 출력하는 글로벌 라인 천이 검출부; 및
    상기 글로벌 라인 래치 펄스에 의해 상기 글로벌 라인 스트로브 펄스를 제어하여 상기 입력 제어 펄스를 출력하는 입력 제어 펄스 생성부;
    를 포함하는 데이터 레지스터 회로.
  12. 제 11 항에 있어서,
    상기 글로벌 라인 천이 검출부는,
    상기 데이터 신호를 반전 및 소정시간 지연시켜 상기 글로벌 라인 래치 펄스의 폭을 생성하는 지연 신호를 출력하는 펄스 폭 생성부; 및
    상기 데이터 신호와 상기 지연 신호에 의해 상기 글로벌 라인의 천이 시점을 검출하여 상기 글로벌 라인 래치 펄스를 출력하는 천이 검출부;
    를 포함하는 데이터 레지스터 회로.
  13. 제 12 항에 있어서,
    상기 글로벌 라인의 천이 시점은 상기 데이터 신호와 상기 지연 신호가 동일 로직 레벨이 되는 시점인 데이터 레지스터 회로.
  14. 제 12 항에 있어서,
    상기 천이 검출부는,
    상기 데이터 신호와 상기 지연 신호가 모두 로직 하이 레벨이 되는 시점을 검출하여 제 1 검출 펄스를 출력하는 제 1 검출부;
    상기 데이터 신호와 상기 지연 신호가 모두 로직 로우 레벨이 되는 시점을 검출하여 제 2 검출 펄스를 출력하는 제 2 검출부; 및
    상기 제 1 및 제 2 검출 펄스에 응답하여 상기 글로벌 라인 래치 펄스를 출력하는 글로벌 라인 래치 펄스 출력부;
    를 포함하는 데이터 레지스터 회로.
  15. 제 11 항에 있어서,
    상기 입력 제어 펄스 생성부는,
    상기 글로벌 라인 스트로브 펄스를 쉬프트시켜 다수의 쉬프트 펄스를 출력하는 쉬프트 레지스터부; 및
    상기 각 쉬프트 펄스를 상기 글로벌 라인 래치 펄스에 동기시켜 상기 입력 제어 펄스로 출력하는 입력 제어 펄스 출력부;
    를 포함하는 데이터 레지스터 회로.
  16. 제 8 항에 있어서,
    상기 데이터 레지스터부는 상기 입력 제어 펄스에 동기되어 상기 글로벌 라인을 통해 전달되는 상기 데이터 신호를 래치하여 글로벌 데이터 레지스터 신호를 출력하는 다수의 데이터 레지스터를 포함하는 데이터 레지스터 회로.
  17. 제 16 항에 있어서,
    상기 데이터 레지스터 각각은,
    상기 입력 제어 펄스에 응답하여 상기 데이터 신호를 구동하는 구동부; 및
    상기 구동부의 출력을 래치하여 상기 글로벌 데이터 레지스터 신호를 출력하는 래치부;
    를 포함하는 데이터 레지스터 회로.
  18. 비동기 신호의 천이 시점을 검출하여 검출 신호를 출력하는 천이 검출부;
    상기 검출 신호에 동기되어 상기 비동기 신호의 저장을 제어하는 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 제어 신호에 응답하여 상기 비동기 신호를 저장하는 레지스터부;
    를 포함하는 데이터 레지스터 회로.
  19. 제 18 항에 있어서,
    상기 천이 검출부는 상기 비동기 신호와 상기 비동기 신호를 반전 및 소정시간 지연시킨 지연 신호에 의해 상기 비동기 신호의 천이 시점을 검출하여 상기 검출 신호를 출력하는 데이터 레지스터 회로.
  20. 제 19 항에 있어서,
    상기 비동기 신호의 천이 시점은 상기 비동기 신호와 상기 지연 신호가 동일 로직 레벨이 되는 시점인 데이터 레지스터 회로.
  21. 제 18 항에 있어서,
    상기 제어 신호 생성부는 스트로브 펄스를 쉬프트시켜 쉬프트 펄스를 생성하고, 상기 쉬프트 펄스를 상기 검출 신호에 동기시켜 상기 제어 신호를 생성하는 데이터 레지스터 회로.
  22. 제 21 항에 있어서,
    상기 스트로브 펄스는 리드 명령에 응답하여 상기 비동기 신호의 천이 시점보다 앞선 시점에서 토글되는 펄스인 데이터 레지스터 회로.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900010788A (ko) * 1988-12-30 1990-07-09 안시환 집적회로소자의 출력 궤환 제어회로
KR960019307A (ko) * 1994-11-24 1996-06-17 문정환 반도체 메모리장치

Patent Citations (2)

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