KR100930140B1 - 깊은 트렌치를 도핑된 실리콘으로 충진하는 처리 시퀀스 - Google Patents

깊은 트렌치를 도핑된 실리콘으로 충진하는 처리 시퀀스 Download PDF

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Abstract

깊은 트렌치 구조물을 도핑된 비정질 실리콘으로 보이드 없이 인시튜로 충진하는 방법이 제공되며, 상기 방법은 트렌치 아래에서 위로 막 증착이 이루어지는 온도, 압력 및 도펀트 대 실란 비율에서 제 1 충진이 수행되는 단계를 포함한다. 상기 제 1 충진에 의해, 100%를 넘는 스텝 커버리지가 달성된다. 제 2 충진 단계에서, 증착은 증착 속도에 따른 도펀트 영향력을 감소시키기 위해 변경된 조건하에서 수행되며, 트렌치 충진은 제 1 충진의 증착 속도를 초과하는 증착 속도에서 완료된다. 깊은 트렌치 캐패시터 구조물을 형성하는 상기 방법의 분야에서, 비정질 실리콘층으로 보이드 없이 충진된 트렌치를 캡핑하고, 이후 웨이퍼를 평탄화시킨 후, 도펀트가 재분포되도록 열적 어닐링을 수행하는 중간 단계들이 더 포함된다.

Description

깊은 트렌치를 도핑된 실리콘으로 충진하는 처리 시퀀스{PROCESS SEQUENCE FOR DOPED SILICON FILL OF DEEP TRENCHES}
본 발명의 실시예들은 전반적으로 깊은 트렌치 캐패시터의 제조와 관련하여 낮은 저항률의, 도핑된 α-실리콘막으로 깊은 트렌치를 충진하는 방법에 관한 것이다. 특히, 본 발명은 인-시튜 도핑된 α-실리콘으로 상기 깊은 트렌치 구조물을 보이드 없이 충진하는 순차적 방법에 관한 것이다. 또한 본 발명은 병렬 웨이퍼 처리 반응기를 사용하는 인-시튜 도핑 실리콘막에 대해 적절한 제조 방안을 제공한다.
1020/cm3 내지 1021/cm3 범위의 비소(As) 농도를 갖는 비소-도핑 α-실리콘막들은 다양한 반도체 장치 분야에 이용된다. 이는 워드라인, 비트라인, 랜딩 패드(landing pad), 저장 노드/비트라인 콘택 플러그, ROM 장치의 게이트 전극, 및 비휘발성 메모리 장치의 플로팅 게이트 전극/제어 게이트 전극을 포함한다. 처리의 단순화, 수율 및 갭-충진 제어를 이유로 이러한 구조물 제조와 관련하여 인-시튜 도핑 처리를 사용하는 것이 바람직하다. 깊은 트렌치 DRAM 장치에 전극 제조시 도핑된 실리콘막을 사용하는 것이 특히 본 발명과 관련된다. 이러한 막들에 대해 중요한 처리 요구조건으로는 우수한 두께 균일성, 도펀트 농도 및 시트 저항, 높은 도펀트 활성도, 낮은 저항률 및 양호한 막 컨포멀티(conformality)가 있다.
이러한 트렌치 전극들의 형성은 내장형 캐패시터 구조물을 형성하기 위해 사용되는 깊은 트렌치의 충진을 포함하는 다수의 처리 단계들을 포함한다. 도 3을 참조로, 25:1 이상의 종횡비를 가지는 충진된 깊은 트렌치 구조물(50)이 도시되며(스케일을 따른 것은 아님), 처리된 웨이퍼는 에칭과 같은 처리에 의해 깊은 트렌치의 형성을 포함하는 다수의 제조 단계로 처리된다. 도핑된 웰(54)이 트렌치 부근의 다결정성 실리콘(52)에 형성되며, 도핑된 웰은 종래의 기술들에 의해(이를 테면 웨이퍼 속으로 도펀트가 확산되도록 열적 어닐링을 수행하여 고농도로 도핑된 실리콘으로 충진함으로써)에 의해 제조되며, 종래의 박막 증착 기술들을 사용하여, 트렌치를 라이닝하도록 캐패시터 유전체(56), 및 산화물(ONO)층들의 스택이 벽에 형성된다.
이후, 제 2 캐패시터 전극이 도핑된 α-실리콘(60)으로 충진되는 깊은 트렌치에 의해, 낮은 저항률의 도핑된 비정질 실리콘막으로부터 형성된다. 일단 트렌치가 충진되면, 비도핑 실리콘의 캡층(미도시)이 웨이퍼 표면(58)을 평탄화시키기 위해 화학적 기계적 연마(CMP)에 따라 증착될 수 있다. 이후, 웨이퍼는 충진된 트렌치 물질 도처의 도펀트들이 전기적으로 활성화되고 보다 균일하게 분산되도록 어닐링된다. 또 다른 처리 단계들에서, 캐패시터는 웨이퍼 표면 상의 다른 구조물들과 전기적으로 절연되어, 콘택 접속부가 설정된다.
통상적으로, 트렌치 충진은 상당히 유사한 방식으로 동작하며, 수평으로 또 는 수직으로 정렬될 수 있는 종래의 확산 퍼니스에서 수행될 수 있다. 도시를 위해, 전형적인 수직 LPCVD(저압 화학적 기상 증착) 퍼니스가 도 1에 도시된다. 도시된 퍼니스는 석영관(10) 및 다수의 기판(16)을 보유하는 보트(14)가 삽입된 챔버 시일 플레이트(12)로 구성된 챔버를 포함한다. 인 시튜 도핑된 실리콘층을 형성하기 위해, 실란(SiH4) 또는 다른 유사한 전구체, 수소 또는 질소와 같은 캐리어 가스, 및 아르신(AsH3) 또는 포스핀(PH3)과 같은 도펀트 가스가 챔버 시일 플레이트(12)를 통해 가스 인입관(20)으로부터 가스 주입관(18)에 주입된다. 가스들은 시일 플레이트(12)를 통해 배기 포트(24) 밖으로 처리 챔버에서 제거된다. 다수의 히터 부재(26)는 개별적으로 제어되며 가스가 가스 주입관(18)으로부터 챔버 배기 포트(24)로 흐름에 따라 공급된 가스 농도의 공지된 공핍을 보상하도록 조절된다.
이러한 확산 퍼니스에서 야기되는 공핍 효과 때문에, 매우 낮은 압력, 일반적으로는 1Torr 이하, 보다 통상적으로는 100 내지 200 milli-Torr 범위에서 동작하는 것이 요구된다. 그렇지 않다면, 충진된 물질 속으로 불충분한 도펀트가 주입되어, 깊은 트렌치 캐패시터 구조물의 실제 사용시 너무 높은 저항률을 유도할 수 있다. 그러나 주어진 낮은 압력에서의 동작 조건하에서 막 증착 속도는 예를 들어 순수한 실리콘의 증착에 대해 분당 통상적으로 30 내지 200 옴스트롱이며, 도펀트 가스가 주입될 경우 분당 5 내지 30 옴스트롱으로 상당히 느리다. 한번에 50 내지 100개 이상의 웨이퍼를 동시적으로 처리하는 것은 시간 당 처리되는 만족스런 웨이퍼 수율을 달성하기 위해 요구된다.
증착 속도를 증가시키기 위한 종래의 확산 퍼니스에서 높은 농도의 반응 가스 동작은 기판에 대해 불균일한 증착 및 기판들에 대해 허용불가능한 증착 속도 차를 초래한다. 유량 증가는 보다 높은 압력에서 증착 균일성을 개선시킬 수 있다. 그러나 증가된 가스 흐름은 반응 가스 압력을 증가시켜, 기상성장(gas phse nucleation)이 기판의 미립자 오염을 야기하게 한다. 도 1의 반응기와 관련된 또 다른 문제점으로는 내부 석영관(10)과 가스 주입관(18) 상의 막 증착이 포함된다. 이러한 원치 않는 증착은 기판(16) 표면 부근에 공급되는 반응 가스 농도의 부분 압력을 감소시켜, 관(10)의 벽 및 주입관(18) 상에 증착된 막이 떨어져 기판(16) 상에 증착될 경우 야기되는 증착 속도 감소 및 잠재적 오염을 야기시킨다. 마지막으로, 이러한 형태의 반응기에 대해 입구에서 출구로 반응성 화학종들의 공핍을 상쇄시키기 위해, 기판 로드 영역에 대한 온도 변화(gradient)가 설정된다. 그러나 이러한 변화의 존재는 폴리실리콘의 경우 또 다른 문제점을 야기시킨다. 그레인 크기는 온도와 관련되기 때문에, 요구되는 온도 변화는 폴리실리콘 그레인 크기가 로드 영역에 대해 변하게 한다. 다수의 기판 내에서 이러한 기판 대 기판의 그레인 크기 변화는 폴리실리콘의 순차적 패터닝에 대해 문제를 야기시킬 수 있고, 형성되는 집적회로의 전기적 성능의 변화를 야기할 수 있다.
대조적으로, 단일의 웨이퍼 CVD 처리는 광범위한 처리 윈도우를 제공한다. 도 2에 도시된 이러한 반응기는 그 상부에 웨이퍼가 배치될 수 있는 회전식 기판 캐리어(30)를 포함하며, 상부 석영 돔(32) 및 하부 석영 돔(34) 및 관련된 챔버 벽(36)을 가지는 긴밀한 진공 챔버로 둘러쌓인다. 기판(28)은 하부 석영 돔(34)과 하부 램프(40)에 의해 가열된다. 반응 가스는 가스 인입 포트(42)를 통해 주입되고 배기 포트(44)를 통해 배기된다.
단일 웨이퍼 반응기는 도 1의 수직 퍼니스에 대한 몇 가지 제한점을 해결한다. 이는 수직 LPCVD 퍼니스 보다 높은 압력(통상적으로 10Torr 이상)에서 동작할 수 있고 문제점들과 관련되는 주입관을 갖지 않는다. 이러한 형태의 반응기에 대한 상세한 구성은 미국 특허 5,108,792; 5,576,059; 5,607,724 및 5,614,257호에 개시된다.
통상적으로, 처리 증착 속도를 증가시키는 것이 바람직한데, 처리 증착 속도는 보다 높은 장치 생산성을 야기하고, 보다 중요하게는 기판이 고온, 즉, 600℃ 이상에 노출되는 시간을 감소시킬 수 있기 때문이다. 이러한 높은 온도에서, 광범위한 시간 주기에 대한 노출은 반도체 장치 구조물에서 원치않는 변화를 야기시킬 수 있고, 이는 장치 크기가 점점 소형화됨에 따라 더욱 불리해지고 있다.
허용할 수 없을 정도로 낮은 값들로 증착 속도를 감소시키고 막 균일성을 심각하게 손상시키는 '포이즈닝(poisioning)' 효과로 인해, 비소를 이용한(예를 들어, 아르신(AsH3)을 이용한) α-Si 막들의 인-시튜 도핑은 확산 퍼니스에 적합한 제조법이 되지 못한다. 하나의 방안으로, 순차적 처리는 증착 동안 주기적으로 비도핑 α-Si막을 비소 소스(아르신)에 노출시키도록 시도되었다. 예를 들어, 200mm 막은 50nm×4층으로 증착될 수 있고, 여기서, 막은 50nm 증착마다 아르신에 노출된다. 아르신을 수반하는 퍼니스 기반 처리에서 필연적인 처리 메모리 작용들을 포 함하는 이러한 처리와 관련된 복잡성 이외에, 쉽게 해결될 수 없는 내재적인 제한들이 결합되어 존재한다. 이러한 처리에 따라, 1×1020/cm3 미만의 도펀트 농도를 가지는 단지 저농도로 도핑된 막들은 차세대 깊은 트렌치 충진 분야에 대해 허용가능한 정도로의 높은 막 저항률 변환을 달성할 수 있다. 또한 최대 스텝 커버리지(측벽 막 두께 대 필드 두께의 비율)는 비도핑 α-Si에 대해 10%를 초과하지 않는 방식으로 달성될 수 있다. 반대로, 단일 웨이퍼 CVD 처리는 광범위한 처리 윈도우를 제공하며 비소를 이용한 인-시튜 도핑을 가능케한다. 그러나 증착 속도(즉, 수율) 및 스텝 커버리지 및 증착 균일성 사이에는 타협이 이루어져야 한다. 그러나 어느 한 방식으로도, 100%를 초과하는 스텝 커버리지를 달성하는 능력은 달성되도록 유지된다.
깊은 트렌치 캐패시터(10:1 이상의 종횡비)의 경우, 제조 처리는 실리콘 웨이퍼 속으로의 깊은 트렌치 에칭으로 시작된다. 90nm 처리에 대해, 이들 트렌치는 통상적으로 6-8㎛ 깊이 및 0.15㎛ 폭을 가지며, 40:1 내지 50:1 이상의 종횡비를 제공한다. 이러한 깊은 트렌치 캐패시터의 경우 특히 관심사항은 보이드 및 시임이 없는 트렌치 충진에 있고, 이는 치수 축소에 따라 보다 중요시되고 있으며 종횡비는 예를 들어 70:1과 같이 높게 보다 호전되고 있다. 특히 문제점은 트렌치의 상부 부분에서의 보이드 형성으로, 통상적으로 보이드는 트렌치 상부 부근에서 아래방향으로 약 10-30% 형성되며, 이러한 보이드 존재는 이후 콘택 형성 및 캐패시터 구조물의 부분을 형성하는 다른 절연 구조물 형성을 방해한다.
100%를 초과하는, 바람직하게는 150%의 높은 스텝 커버리지를 가지는 인-시튜 AsH3 도핑 α-Si막은 깊은 트렌치 캐패시터 구조물을 보이드 없이 충진하는데 필요하다. 또한 현재 사용되는 종래의 α-실리콘 처리는 단지 최대 100%에 이르는 스텝 커버리지만을 달성할 수 있어, 깊은 트렌치의 상부 부분에 보이드를 형성한다. 또한, 높은 종횡비 피쳐들은 약간 요각을 이루어, 트렌치 내의 일부 지점에서의 트렌치 폭은 상기 지점에서의 폭 보다 약간 크다. 이러한 구조물의 보이드 없는 충진은 증착된 막의 스텝 커버리지가 100%를 초과하지 않는다면 불가능하다.
따라서 현재의 확산 퍼니스 및/또는 단일의 웨이퍼 처리 퍼니스의 사용에는 여전히 문제점이 남아있다. 확산 메커니즘에 의해 웨이퍼 위로 아르신이 분산되어야하는 확산 퍼니스의 경우, AsH3가 반응하여 주로 웨이퍼의 외부 에지가 소모되어, 웨이퍼에 대한 균일한 증착에 큰 영향을 미쳐, 트렌치의 에즈-증착된 α-실리콘층에 충분한 As를 얻는 것을 어렵게 한다. 생산성과 관련하여 경쟁될 수 있는 단일 웨이퍼 퍼니스의 경우, 요구되는 막 성장 속도를 얻기 위해서는 50-200 Torr의 범위에서와 같이, 보다 높은 압력에서 동작되어야 한다. 그러나 이러한 압력에서 기상성장이 문제시되며, 이는 비교적 높은 유량으로의 재분류에 의해 부분적으로는 해결된다.
따라서, 낮은 저항률, 높은 품질로 도핑된 α-실리콘으로 깊은 트렌치 캐패시터의 제조시 깊은 트렌치를 보이드 없이 충진하는 바람직한 제조 처리가 요구된다.
본 발명은 전반적으로 "최상-충진(super-fill)" 처리에 관한 것으로, 가스 유량 및 챔버 압력을 적절히 변조시킴으로써 트렌치 안쪽과 비교하여 웨이퍼 표면 상의 지점들에 대해 상이한 부분압 및 잔류 시간이 달성될 수 있다는 사실을 기초로 한다. 트렌치 안쪽 지점에 비해 트렌치 표면에서의 아르신 농도가 높고 가스 잔류 시간이 짧다면, 야기되는 포이즈닝 효과는 표면에 비해 트렌치 안쪽에서 보다 높은 증착 속도를 야기한다. 따라서, 표면에 비해 트렌치 안쪽에서 상이한 농도 및 가스 잔류 시간이 달성될 수 있다.
이러한 신규한 깊은 트렌치의 최상-충진 또는 "V" 충진 처리는 패터닝된 기판 상에서의 As-도핑 비정질 실리콘(α-Si) 증착 선택 조건하에서 달성되는 깊은 트렌치의 상부에서 하부로의 AsH3 농도 변화를 감소시킴으로써 활용된다. 충분한 AsH3 농도 변화를 달성하기 위해 요구되는 처리 조건은 3가지 파라미터, 즉, AsH3/SiH4 비율, 전체 유량 및 압력을 이용하여 최적화된다. 이러한 AsH3 변화는 트렌치의 상부에서 하부로 증착 속도의 역변화(reverse gradient)를 야기한다. 결과적으로, 측벽을 따라 증착되는 막 두께는 트렌치 상부에서 하부로 증가되며, 최대 증착은 100%를 초과하는 스텝 커버리지가 야기되는 하부에서 이루어진다.
가스 잔류 시간 및 부분압은 주의 깊게 제어되어야 하기 때문에, 높은 전체 흐름, AsH3의 높은 부분압 및 높은 전체 압력(total pressure)에서 처리가 최상으로 동작한다. 높은 전체 흐름은 웨이퍼 표면 상에서 가스의 짧은 잔류 시간을 야기한다. 웨이퍼에 대한 대류 흐름은 웨이퍼 양단의 바람직한 막 균일성에 있어 중요한 웨이퍼 표면에 대한 반응물 농도의 변화가 매우 작도록, 웨이퍼 표면에 적절하고 연속적인 아르신 및 실란 공급을 허용한다. 트렌치 상부에서 웨이퍼 표면 상에서의 SiH4의 짧은 잔류 시간은 시릴렌(SiH2)의 형성을 방지하여, 그 지점에서 증착 속도의 비도핑 성분을 감소시킨다. 동시에, 트렌치 상부에서 AsH3의 높은 부분압은 AsH3 종들의 높은 표면 농도를 야기한다. 이는 느린 증착 속도 및 트렌치 상부에서 높은 As 농도를 야기한다.
높은 점착 계수(sticking coefficient) 및 처리의 높은 전체 압력으로 인해, 트렌치 속으로의 AsH3 확산 속도는 SiH4와 비교할 때 매우 낮다. 트렌치에서 높은 SiH4 및 높은 전체 압력은 트렌치 내부에서의 높은 SiH2 형성 속도를 야기하는 반면 트렌치에서 AsH3의 낮은 확산도는 표면 포이즈닝 효과를 감소시킨다. 조합된 효과는 트렌치 하부에서 높은 증착 속도를 야기하는 반면 아르신의 해당 농도는 최소치가 된다. 따라서, 막 두께의 변화 증가 및 트렌치 상부에서 하부로 막내 As 농도의 변화 감소가 제공된다. 트렌치 하부에서 아르신 농도는 상대적으로 여전히 높기 때문에, 증착된 Si 막들은 1×1020/cm3을 초과하는 비소 농도로 인-시튜 도핑된다.
특히, 시릴렌은 실란 보다 상당히 반응적이다. 그러나 과잉의 시릴렌은 에즈-증착된 막들의 표면 조도(roughness)를 증가시키고, 스텝 커버리지를 저하시키며 미립자의 기상성장을 발생시킬 수 있다. 또한, 시릴렌 확산(driven) 증착이 너무 빠르게 진행되면, 트렌치 충진물에 불충분한 As가 통합될 수 있고 허용가능한 As 도핑 레벨이 달성되지 못한다. 이와 관련하여, 아르신/실란 흐름 스트림에서 제어된 양의 수소가 포함되는 것은, 수소 존재를 방해하는데 유용하며, 시릴렌 형성을 조절하는 방법을 제공하는 것으로 밝혀졌다.
바람직한 제조 수율을 달성하기 위해, 토렉스 이큅먼트사로부터 이전에 FlexStarTM이란 상표명으로 시판되었으며, 현재 어플라이드 머티리얼스사로부터 시판되는 병렬 웨이퍼 처리 증착 시스템이 본 발명의 처리에 사용될 수 있다. FlexStarTM 시스템의 독특한 아키텍쳐는 반응기가 요구되는 체제(regime)로 동작하에하며, 이는 웨이퍼 양단의(cross-wafer) 가스 흐름이 웨이퍼 위로 반응물의 잔류 시간(공급)을 직접 제어할 수 있게 하기 때문이다. 따라서, 전형적인 확산 퍼니스에서 처럼, 웨이퍼 표면의 모든 부분에 반응물을 공급하는 것이 확산과 관련되지 않는다. 미립자의 기상성장은 이러한 특성으로 인해 방지된다. FlexStarTM 증착 시스템은 등온 웨이퍼 환경과 균일한 웨이퍼 양단의 가스 흐름을 위한 다중-플레티넘 온도 제어 수직 샤워헤드 인젝터를 조합하여, 넓은 처리 공간에 대해 비도핑된 및 균일하게 인-시튜 도핑된 α-Si 막들이 뛰어난 웨이퍼 온도 균일성으로 가능해진다. FlexStar 병렬 웨이퍼 처리 반응기는 등록된 미국 특허 6,352,593호 및 공개된 특허 출원 US2003/0049372A1호에 개시되며, 상기 문헌들은 모두 본 명세서에서 참조된다.
본 발명의 앞서 언급된 특징들을 본 발명의 보다 상세한 설명, 상기 간략한 설명을 통해 이해할 수 있도록, 첨부되는 도면에 도시된 몇 가지 실시예를 참조한다. 그러나 첨부되는 도면은 단지 본 발명의 전형적인 실시예만을 나타내는 것으로, 본 발명의 범주를 제한하고자 하는 것은 아니며, 본 발명은 등가적인 다른 실시예를 구현할 수 있다.
도 1은 종래 기술의 수직 확산 퍼니스의 수직 단면도;
도 2는 종래 기술의 단일의 웨이퍼 처리 퍼니스의 수직 단면도;
도 3은 웨이퍼 표면의 CMP로 이어지는 캐패시터 형성시 중간 단계에서 보이드 없이 도핑된 실리콘 충진 깊은 트렌치 캐패시터 구조물을 나타내는 도면;
도 4는 도 3의 중간 깊은 트렌치 캐패시터 구조물의 보이드 없는 충진을 달성하는데 이용되는 처리 단계들의 흐름도;
도 5는 본 발명의 최상 충진 방법에 따라 도핑된 비정질 실리콘으로 부분적으로 충진된 후 충진되지 않은 깊은 트렌치 구조물을 나타내는 도면;
도 6A는 도 5에 도시된 깊은 트렌치의 최상 충진 후 웨이퍼 단면도;
도 6B는 베이스라인 충진 처리를 이용한 제 1 충진 후 제 2 웨이퍼를 나타내는 도면;
도 7은 베이스라인 충진 처리를 이용하여 도핑된 비정질 실리콘으로의 보이드 없는 트렌치 충진이 완료된, 도 5의 구조물을 나타내는 도면;
도 8은 α-실리콘의 캡핑층이 적용된, 도 7의 깊은 트렌치 구조물을 나타내 는 도면;
도 9A-9G는 본 발명의 방법들에 따라 처리되는 웨이퍼들로부터 유추된 실험 데이터를 나타내는 다양한 도면;
도 10 및 도 11은 본 발명의 방법들에 따라 보이드가 없는 깊은 트렌치 캐패시터 구조물의 상업적 제조에 이용되는 FlexStarTM 병렬 웨이퍼 처리 반응기를 나타내는 도면;
도 12는 2개의 FlexStarTM 반응기를 포함하는, 캘리포니아 산타클라라의 어플라이드 머티리얼스사로부터 시판되는 Centura
Figure 112007048228083-pct00001
플랫폼에 기초한 클러스터 툴을 나타내는 도면.
본 발명에 의해, 인-시튜 도핑된 비정질 실리콘으로, 특히 As 도핑된 비정질 실리콘 막들로 보이드를 형성하지 않고 깊은 트렌치를 충진할 수 있고, 동시에 100% 이상, 및 150% 정도의 스텝커버리지, 300mm 웨이퍼에 대해 <±2% 내지 <±5%의 WIW(With In Wafer) 불균일성, 및 1×1020/cm3의 비소 농도를 갖도록 증착된 고품질 막들을 형성할 수 있다. 또한, 이후 본 개시되는 FlexStar 챔버에서 달성될 수 있는 다수의 웨이퍼 처리시, 25-61개의 다수의 웨이퍼들이 한번에 처리될 수 있다.
깊은 트렌치 캐패시터 구조물의 제조시, 높은 종횡비의 트렌치들이 단일의 결정 웨이퍼에 먼저 형성되며, 이러한 트렌치들은 25-50:1 이상의 종횡비를 가지 며, 이는 보다 작은 최소 선폭 구조물에 대해 요구될 수 있다. 도 4 및 도 5를 참조로, 보이드 없는 트렌치 충진을 제공하기 위해, 다수의 개별 단계들에서 충진 시퀀스가 수행된다. 시작을 위해, 부분적으로 처리된 웨이퍼가 제공되며, 깊은 트렌치들은 단일의 결정 실리콘 웨이퍼(52) 속으로 에칭되며 As 도핑된 웰(54)이 트렌치를 둘러싸며, 트렌치 벽들은 얇은 ONO층(56)으로 코팅된다(단계(101). 선택적으로, 트렌치 충진 이전에, 비도핑 α 실리콘의 얇은층이 트렌치에 증착되며(단계(102)), 상기 층이 배리어로서 작용하여 이후 열적 어닐링 동안 ONO/α-실리콘 인터페이스 속으로 As의 이동을 방지한다. 이러한 배리어층은 수 100Å 사이의 두께로 증착된다. 전형적인 배리어층 두께는 약 50Å이며 증착 속도는 분당 약 50Å이며, 증착 시간은 약 1분이다.
먼저, 본 발명의 최상-충진 단계(104)에서, 인-시튜 도핑된(ISD) 실리콘(60)이 트렌치에 증착되며, "V" 형상 충진 프로파일이 얻어지도록 AsH3/SiH4의 비율이 제어된다. 일반적으로 이 단계는 주어진 AsH3/SiH4의 비율에 대해 0.5 내지 10 Torr 범위일 수 있는 압력(P1) 및 520℃ 내지 570℃ 범위일 수 있는 온도(T1)에서 적절한 LPCVD 반응기에서 실행된다. 일반적으로 이 단계에서 증착 속도는 1 내지 10Å/min 사이의 범위이다. 이후 개시되는 바와 같이, 전형적인 방식으로 약 3Å/min의 증착 속도가 구현될 수 있다.
도 5를 참조로, 충진 시퀀스의 제 1 단계의 결과가 도시된다. 인-시튜 도핑 α-실리콘으로 트렌치를 충진하는데 영향을 미치도록, 아르신과 혼합된 실란이 챔 버로 주입되고, 질소 및/또는 수소가 캐리어 가스로 사용된다. 특히, 주어진 아르신 대 실란 비율에 대해, 질소 흐름은 웨이퍼 양단의 전체 가스 유량을 조절하고, 반응 챔버 내에서 반응 압력을 조절하는 수단으로 이용될 수 있다. 수소의 존재는 비교적 높은 반응 압력(예를 들어, 1-4Torr 이상)에서 시릴렌의 기상성장을 억제하는데 이용될 수 있다. 증착 온도는 비정질 실리콘의 형성에 바람직하게 일반적으로 520-570℃로 설정된다.
일단 증착이 이루어지고 트렌치가 충전되기 때문에, 에즈-증착된 막이 비정질 실리콘이고, 트랜치에 대해 내부에 깊이를 갖는 막내 As 농도의 도펀트 프로파일이 평탄해지는 것이 중요하다. 이는 웨이퍼의 열적 어닐링에 의해 달성된다. 비정질 실리콘 형성을 위해 요구되는 보다 낮은 온도에서의 동작에 의해, 보다 나은 증착 반응 제어가 달성되며, 보다 적은 미립자가 형성되며, 에즈-증착된 비정질 실리콘막의 비소 이온들은 보다 큰 이동도를 가져, As 농도의 균등화가 보다 쉽게 달성될 수 있다. 보다 높은 온도의 경우, 에즈-증착된 막은 폴리실리콘을 포함하며, 폴리실리콘의 입계는 어닐링 동안 증착된 충진 물질 내에서 비소의 우선적 이동을 야기시킬 수 있다.
이러한 제 1 층 형성시, 공급 가스에서 As의 높은 농도는 100% 이상의 스텝 커버리지를 제공하기 위해 트렌치 하부와 비교할 때 트렌치 상부를 향해 증착 속도를 감소시키는데 이용된다. 에즈-증착된 α 실리콘 속으로 통합되는 최소량의 As를 보장하기 위해, 어닐링 이후 350Ω/sq 미만의 시트 저항을 가지는 충진물이 제 공되며, 트렌치의 하부에서 에즈-증착된 As 농도는 일반적으로 2×1020/cm3 내지 1×1021/cm3 사이이며, 타겟 농도는 4×1020/cm3이다. 트렌치 내부에서, AsH3 농도는 보다 낮을 것으로 예상되며 SiH4 잔류 시간은 필드 영역에 비해 길 것으로 예상된다. 일반적으로 형성되는 충진물은 도 6A에 도시된 것처럼 나타난다.
다음 단계(106)에서, 트렌치의 나머지 충진물(62)이 완성된다. 이 단계는 증착된 막의 약 100% 스텝 커버리지를 야기하는 증착 처리 조건으로 정의되는 베이스라인 처리로 구성된다. 이 단계에서 증착된 충진물에서 비소의 목표 농도는 범위는 > 3×1020/cm3 내지 5×1020/cm3이다. 제 1 충진물을 형성하기 위해 사용될 경우 이러한 베이스라인 처리는 도 6B에 도시된 것과 같은 증착 프로파일을 형성한다. 베이스라인 처리만을 사용하여 트렌치가 충진될 경우, 보이드를 함유하는 충진이 야기될 수 있다는 것으로 인식된다. 그러나 V 형상 충진 프로파일을 생성하기 위해 먼저 최상 충진 처리를 수행함으로써, 증착된 인-시튜 도핑 막의 두께는 깊이에 따라 증가되어, 도 7에 도시된 트렌치 충진 프로파일을 생성하기 위해 보이드 없는 충진 작업을 완료하는데 보다 빠른 베이스라인 처리(예를 들면, 아르신을 덜 사용)가 이용될 수 있다.
베이스라인 충진 처리 자체는 520℃ 내지 570℃ 범위일 수 있는 온도(T2)에서 실행되며, 편의상 단계(104)에서의 온도와 동일한 온도(T1)로 선택된다. 압력(P2)은 0.5Torr 내지 10Torr 범위일 수 있으나, 일반적으로는 보다 빠른 트렌치 충진을 위해 P1 보다 낮게 선택된다. 선택적으로, 아르신 농도는 낮은 압력에서 보다 빠른 충진에 영향을 주기 위해 감소될 수 있다. 단계(106)는 단계(104)에서 사용되는 것과 동일한 처리 챔버에 존재하는 웨이퍼(들)을 이용하여 바람직하게 동작된다. 이 처리에서, 2-4 Torr의 압력에서 약 3-4로 선택된 AsH3/SiH4 비율로, 형성되는 막은 ~5×1020/cm3의 도펀트 농도를 가지며, 일반적으로 증착 속도 범위는 20 내지 30Å/min이다.
다음 단계(108)에서, 비도핑된 블랭킷 캡핑층(64)이 웨이퍼 표면의 평탄화를 위한 처리의 일부로서 웨이퍼/충진된 트렌치 위에 증착된다(도 8 참조). 블랭킷 증착층의 두께는 중요하지 않지만, 일반적으로는 적어도 약 1000Å, 보다 보편적으로는 1000Å-2500Å이다. 제 1 2개의 충진 단계의 온도 및 압력에서, 막은 약 50-60Å/min의 증착 속도로 증착된다. 이러한 블랭킷 증착 단계에서, 반응 압력(P3)은 일반적으로 제 1 단계(104)(또는 제 2 단계(106))의 반응 압력 보다 작도록 선택되며, 이는 트렌치 충진이 더 이상 발생하지 않아 보다 낮은 압력에서 보다 나은 충진 균일성이 얻어지며, 기상성장 위험이 감소되기 때문이다. 주어진 두께의 막이 증착되며, 이 처리 단계에서는 약 20-40분이 소요된다.
제 1 2개의 증착 단계, 및 사실상 모두 3개인 실리콘 증착 단계는 동일한 챔버에서 처리 챔버로부터 웨이퍼를 제거하지 않고, 또는 진공을 파손하지 않고 동일한 레시피 구조물 내에서 순차적으로 실행될 수 있다. 따라서, 3개의 증착 단계 및 초기 배리어층 증착은 동일한 챔버에서 비교적 신속하게 수행될 수 있으며, 이 경우 AsH3/SiH4 비율은 변하며, 온도, 전체 가스 흐름 및 압력은 쉽게 조절될 수 있다.
충진 처리를 완료하기 위해, 블랭킷 웨이퍼는 화학적 기계적 연마 단계(110)로 처리된다. 이후, 웨이퍼는 증착된 α-실리콘 충진 물질 내에서 도펀트의 분포가 보다 균일해지도록 열적 어닐링으로 처리된다(단계(112)). 통상적으로 이러한 어닐링 처리는 N2에서 30 내지 60분 동안 약 900℃에서 수행되며, 처리 동안 비정질 실리콘은 랜덤하게 배향된 작은 그레인의 폴리실리콘으로 전환된다. 이러한 시간 동안, 인 시튜 도핑된 As는 전기적으로 활성화되며 깊이를 갖는 As 농도의 프로파일이 평탄화되도록 실리콘 충진물내에서 확산을 통해 재분포된다.
충진된 트렌치의 깊이 및 폭(종횡비)를 포함하여, 공지된 피쳐 설계의 제공된 패턴화 웨이퍼에 대한 레시피 전개시, 다수의 처리가 수행될 수 있으며, 측정들이 이루어져 AsH3/SiH4 비율, 전체 압력, 유량 및 As 농도 간의 관계식이 전개된 실험 데이터로부터 설정된다.
몇 가지 개별적인 증착이 다양한 시간 길이 동안 수행될 수 있다. 제시되는 조절가능한 변수들, 아르신 유량, 실리콘 유량, 반응기 온도, 및 반응기 내의 전체 압력이 조절될 수 있다. 하기 설명에서, 테스트 작업은 충진될 트렌치에서 비정지 실리콘의 형성에 바람직한 약 540℃ 내지 550℃로 유지된 온도로, 하기 보다 상세히 설명되는 FlexStar 챔버에서 수행된다. 아르신 및 실란의 흐름은 표준 MFC를 사용하여 조절된다. 압력은 질소 또는 수소와 조합된 질소를 이용하여, 또는 챔버 배기 구멍을 제어하는 트로틀 밸브를 조절함으로써 조절된다. 처리는 2,4 및 8 Torr 범위의 다양한 전체 압력에서 수행된다.
일단 웨이퍼들이 처리되면, 웨이퍼들이 분류되고 SEM 분석된다. 필드 막 두께, 및 트렌치 벽을 따른 다양한 부분들에 증착된 측벽 막의 두께에 대한 측정이 이루어진다. 이러한 측정으로부터, 주어진 증착 시간, 증착 속도 및 트렌치 내의 다양한 지점에서의 스텝 커버리지가 계산되고 도시될 수 있다. 에즈-증착된 막들의 예비 어닐링시 비소 농도는 마이크로 SIMS(2차 이온 질량 분광기)를 사용하여 측정되며, 측정은 트렌치 내에서 뿐만 아니라 필드 막들에 대해서도 이루어진다. 내부 웨이퍼 균일성은 블랭킷 웨이퍼 상에서 측정된다. 실험적으로 유추된 데이터는 도 9A 내지 도 9G의 도면을 마련하는데 이용된다.
이러한 예시적인 결과들로부터 알 수 있듯이, AsH3 대 SiH4의 비율이 증가됨에따라, 에즈-증착된 막에서 As 농도가 증가한다. 추가로 주목되는 것처럼(도 9B), 아르신 양이 증가함에 따라, 증착 속도는 감소된다. As의 존재는 증착 속도를 늦추는 경향이 있는 반면, 빠른 증착에 바람직하게 높은 압력을 나타내는 경향이 있다는 것을 발견했다. 도 9B에 도시된 이러한 사실은, 일반적으로 막 증착 속도는 증가하는 AsH3 농도를 감소시킬 뿐만 아니라, 압력 또한 낮춘다는 것을 알 수 있다. 이러한 관찰은 도 9C 및 도 9D에 도시된 모델링 데이터에 의해 확인되며, 이는 압력이 증가함에 따라 임의의 아르신/실란 유량에 대해 막내의 비소 농도가 감소되는 경향이 있고 실란의 감소 보다는 트렌치 내에서 아르신 감소가 전체 압 력에 따라 보다 신속하게 증가한다는 것을 나타낸다.
이러한 데이터로부터, 우수한 스텝 커버리지를 달성하기 위해 변형된 처리가 개발되었다. 웨이퍼 처리는 40:1의 종횡비를 가지는 트렌치에 대해 200/300mm FlexStar 챔버에서 수행된다. AsH3 흐름은 150%의 스텝 커버리지를 목표로, 비도핑된 α-Si(즉, AsH3=0)에 대한 증착 속도 대 인 시튜 As 도핑된 α-실리콘에 대한 증착 속도의 비율이 적어도 1.5X가 되도록 선택된다. 증착 속도는 처리 데이터베이스를 기초로, 비도핑된 α-Si과 비교할 때 막의 도펀트 농도를 추정하는 계측기준(metric)으로 이용된다. 도 9B에 도시된 증착 속도 대 AsH3 도면은 AsH3 흐름을 선택하기 위해 사용된다. 부가적으로, 증착 속도, 두께 불균일성 및 표면 조도는 ~9×1020/cm3(도 9C)의 도펀트 농도를 갖도록 추정되는 처리를 마무리하기 위한 최적화 기준으로 사용될 수 있다.
상향식(bottom up) 충진을 달성하기 위해, 작은 AsH3 소모로 트렌치 내에서 증착 속도를 상당히 증가시킬 수 있도록 AsH3/SiH4 비율에 대한 증착 속도의 감도를 최대화시키는 것이 요구된다. 이는 2가지 방식으로, 즉 (a) SiH4의 부분압을 일정하게 유지하면서 증착 압력을 증가시킴으로써, (b) SiH4의 부분압을 낮게 유지하면서 높은 AsH3/SiH4 비율을 유지함으로써, 달성될 수 있다. 트렌치 내에서 AsH3 소모는 전체 압력이 증가함에 따라 증가된다. 보다 높은 압력은 트렌치 속으로의 아르 신 확산을 지연시켜 증착된 막내에서의 소모에 따라 최후에 소모가 야기된다. 깊은 트렌치 내부에서 AsH3 농도(도 9F)로 주어진 AsH3/SiH4 비율 및 처리 압력을 예측할 수 있다. 이는 깊은 트렌치의 벽을 따른 임의의 지점에 증착되는 막 두께를 측정함으로써 달성된다. 예상대로, 트렌치 내에서의 낮은 AsH3 농도는 두껍지만 트렌치 표면에 비해 트렌치 하부에서 보다 저농도로 도핑되는 막을 형성한다.
모델링된 데이터는 깊은 트렌치 안쪽에 1020/cm3의 최소 As 농도로 150%의 스텝 커버리지를 달성할 수 있다는 것을 나타낸다. 처리는 주입 가스 스트림에서 SiH4 및 AsH3 부분압을 변화시키지 않고 2, 5 및 8 Torr에서 수행된다. 웨이퍼 표면 상에서의 증착 속도는 주로 실란과 아르신의 부분압과 관련되기 때문에, 전체 압력이 증가함에 따라 웨이퍼 표면(도 5에서 부재(58))에서의 증착 속도는 비교적 일정하게 유지된다. 그러나 트렌치 내부에서의 증착 속도는 꾸준히 증가된다. 이러한 실험을 통한 스텝-커버리지 데이터는 앞서 얻어진 실험 데이터의 도면으로부터 얻을 수 있는 예상을 유효하게 하는데 이용된다. 예상대로, 도 9E를 참조로 예상되는 것처럼 보다 높은 압력에서 최대 스텝 커버리지가 얻어진다.
다음 일련의 증착이 AsH3 부분압 증가에 따라(즉, 아르신 흐름 증가) 8 Torr에서 수행된다. 이러한 테스트 결과는 110-128%의 최대 스텝-커버리지가 9.63slm의 전체 표준 흐름 및 5×10-4의 AsH3/SiH4 비율로 달성될 수 있다는 것을 나타낸다. 이는 스텝 커버리지가 전체 흐름(웨이퍼 표면에서의 잔류 시간 감소), AsH3 흐름(웨이퍼 표면에서의 아르신 포이즈닝 증가) 및 깊은 트렌치 속으로의 깊이 증가에 따라 개선된다는 것을 나타낸다. 110%의 최대 스텝-커버리지는 이렇게 변형된 처리에 따라 달성된다.
스텝-커버리지를 보다 증가시키고 최종 깊은 트렌치 V 충진 처리를 선택하기 위해, 블랭크 웨이퍼 상에서 베이스라인 흐름의 1X, 2X 및 3X의 전체 유량의 3가지 설정치로 AsH3/SiH4 비율을 변화시킴으로써 3가지 증착 세트가 수행된다. 이러한 데이터가 도 9G에 도시된다. 이러한 시리즈의 증착 속도 데이터는 3가지 조건을 선택하는데 이용되며, 증착 속도는 AsH3=0인 경우에 대해 증착 속도의 < 0.25X 이다. 이러한 조건들은 스텝-커버리지를 측정하기 위해 깊은 트렌치 웨이퍼 위에 V 형상의 최상 충진 막들을 증착하기 위해 사용된다. 결과는 다음과 같이 도시된다.
Figure 112007048228083-pct00002
상기 개시된 처리 개발/특성화 연구를 기초로, 최상 충진 처리에 대한 최종 시퀀스가 다음과 같이 선택된다 :
단계-1 : 얇은 층이 V 충진 처리를 이용하여 증착된다(8 Torr, 28.89slm 전 체 흐름, AsH3/SiH4 =4×10-4 및 Tdep = 540℃). 이는 베이스라인 As-도핑 α-Si ㅡ로세스로 충진물을 완성하기 이전에 깊은 트렌치 내부에서 요구되는 초기 V-형상 프로파일을 형성한다. 이러한 층의 두께는 V 형상 프로파일이 트렌치 내에서 얻어지도록 선택된다.
단계-2 : 트렌치는 베이스라인 인-시튜 AsH3 도핑 α-Si 처리를 이용하여 증착된다(4 Torr, 9.63slm 전체 흐름, AsH3/SiH4 =2e-4 및 Tdep = 540℃).
단계-3 : 두꺼운 비도핑 α-Si 캡층이 표면을 평탄화시키기 위해 증착된다.
전형적인 레시피는 As 도핑 실리콘을 보이드 없이 채우는 증착을 위해 하기 도시된다.
Figure 112007048228083-pct00003
앞서 주지한 바와 같이, 본 발명의 처리 시퀀스는 단일웨이퍼 LPCVD 챔버에서 수행될 수 있다. 그러나 이러한 단일 웨이퍼 처리는, 4-5개에 이르는 단일 웨 이퍼 처리 챔버가 중심 전달 챔버와 직접 접속되는 클러스트 툴 플랫폼 상에서 수행되더라도, 상업적으로 유효한 처리를 처리하지 못하며, 비교적 긴 증착 시간을 요구한다. 그러나 실제 단일 웨이퍼 처리 챔버들의 수직 스택을 갖는 FlexStarTM 증착 시스템은 본 발명의 처리에 특히 적합하다. 이러한 시스템은 200mm 및 300mm 웨이퍼들을 처리할 수 있으며, 넓은 처리 공간에 대해 비도핑 및 균일하게 인 시튜 도핑된 α-Si 막들의 증착이 가능하게 (웨이퍼 양단의 균일한 가스 흐름을 위해) 우수한 웨이퍼 온도 균일성을 산출하는 등온 웨이퍼 환경과 멀티-플레티넘 온도 제어 수직 샤워헤드 인젝터와 조합된다. FlexStarTM 시스템의 독특한 구조는 웨이퍼 양단의 가스 흐름으로 인해 이러한 처리 영역에서 반응기가 작동할 수 있게 하며, 이는 각각의 웨이퍼 위에서의 반응물들의 잔류 시간(공급)을 직접적으로 제어할 수 있게 한다. 따라서 전형적인 확산 퍼니스에서 처럼, 웨이퍼 표면의 모든 부분들로 반응물을 공급하는 것은 확산과 관계가 없다. 미립자의 기상 성장이 이러한 특징으로 인해 방지된다.
보이드 없이 트렌치를 충진하기 위한 본 발명의 전체 처리 시간은 약 154분이다. 단일 웨이퍼 처리의 경우, 이는 제조 환경에서 수용되지 않을 수 있다. 한번에 26개에 이르는 웨이퍼를 처리하는 FlexStar 병렬 웨이퍼 처리 반응기로 6WPH의 수율이 이루어진다. 51개의 웨이퍼 보트(boat)를 수용하도록 설계된 변형된 병렬 처리 챔버를 이용함으로써, 생산성은 2배가 될 수 있다. 또한 생산성 이득은 2개의 Torrex 챔버(200)(다른 처리 챔버(202A, 202B)와 조합될 수 있음)가 다측면 전송 챔버(112)에 부착되는, 도 12에 도시된 장치를 사용하여 구현될 수 있다.
FlexStarTM 챔버(200)(도 10-11)는 가스 주입을 위해 수직 온도 제어 샤워헤드(210), 수직 온도 제어 배출구(300), 및 처리될 웨이퍼를 보유하는 서셉터 보트(미도시)를 가열하는 열 방사 확산 차폐물(422)을 갖춘 4개의 PID/고온계 제어 멀티-존 선형 램프 어레이(400)를 포함한다. 26개의 웨이퍼(51개에 이르는 웨이퍼를 보유하도록 구성될 수 있음)에 대해 구성된 회전 보트는 쌍의 서셉터들 사이의 웨이퍼 지지 핀들 상에서 포트(360)를 통해 로봇방식으로 로딩되는 웨이퍼들을 갖춘 고-질량 SiC 코팅 그래파이트 서셉터(424)로 구성된다. 이러한 구조는 쌍의 서셉터들 사이의 가상 흑체 캐비티를 설정한다. 보트의 길이를 따라 그리고 각각의 서셉터 양단에 대한 열적 대칭은, 처리를 웨이퍼 로딩과 무관하게 만들며, 웨이퍼 온도가 작은 열 편차(thermal excursion)에 덜 민감하게 한다.
200mm 및 300mm 모두에 대해 임의의 하드웨어 변경을 요구하지 않고 동일한 동작으로 로딩될 수 있도록 2개의 개별 세트의 지지 핀들이 각각의 서셉터 상에 포함된다. 보트는 열 확산 차폐물로부터의 재방사에 의해 설정 온도로 가열된다. 보트를 통해 수직 배출구(300) 속으로 수직 샤워헤드(210)로부터 설정된 웨이퍼 양단의 가스 흐름은 가스 정체(stagnation)를 소거하고, 기상 소모를 최소화하고, 기상 미립자 생성이 억제되도록 잔류 시간에 대한 정확한 제어를 제공한다. 차폐 구조는 보트를 지나는 웨이퍼 양단의 가스 흐름을 보트 부근으로 가압하는 가스 흐름을 방해한다. 서셉터의 직경은 웨이퍼의 직경을 초과하기 때문에, 처리 가스들이 예비가열되고 경계층(boundary layer)은 흐름이 웨이퍼에 도달하기 이전에 완전히 설정되어 웨이퍼 에지 효과가 최소화된다. 흐름 전도는 수직 확산 퍼니스와는 달리, 서셉터간(inter-susceptor) 간격에 의해 제어되며, 흐름 전도는 보트에 로딩되는 웨이퍼들에 의해 영향을 받는다. 따라서, 서셉터 보트 내에서 축방향을 중심설정된 일부 랏들(lots)이 처리될 수 있고, 로딩 영역의 나머지 부분에서 더미 웨이퍼에 대한 조건이 소거된다. 웨이퍼 양단의 가스 흐름과 결합되는 등온 환경은 넓은 압력 범위(0.5-10Torr)에 대해 극도로-균일하게 증착된 막을 산출한다.
로딩 영역(220b) 내에 위치되면서 쌍의 핫 서셉터 사이의 웨이퍼 보트로 웨이퍼가 로딩되며, 보트는 모든 웨이퍼가 로딩될 때까지 상승 및 회전 메커니즘(600)에 의해 수직으로 증가된다. 이후 충진된 보트는 챔버(200)의 처리 영역(220a)으로 상승되며, 웨이퍼들은 처리과정 동안 회전한다. 또한 도 12를 참조로, 처리가 완료된 이후, 웨이퍼들은 로봇 암(113)에 의해 개구부(360)를 통해 보트로부터 언로딩되며 2개의 활성 냉각된 로드락 챔버(106A, 106B)중 하나에 위치된다. 일단 웨이퍼가 충분히 냉각되면, 처리된 웨이퍼들은 로드락 챔버에서 제거되고 대기 로드 포트의 FOUP 또는 카세트(105A-105D)로 복귀된다.
요약하면, 본 발명의 V 충진 처리는 가스 유량 및 챔버 압력을 적절히 변조시켜 트렌치 내부에서와 비교할 때 웨이퍼 표면 상의 지점에 대해 상이한 부분압 및 잔류 시간을 달성할 수 있다는 사실을 기초로 한다. 트렌치 내부의 지점들에 비해 트렌치 표면에서 아르신 농도가 높고 가스 잔류 시간이 짧다면, 포이즈닝 효과는 표면에 비해 트렌치 내부에서 보다 높은 증착 속도를 야기시킨다. 따라서, 표면에 비해 트렌치 내부에서 가스 잔류 시간 및 상이한 농도를 달성하는 것이 중요하다.
가스 잔류 시간 및 부분압은 주의 깊게 제어되어야 하기 때문에, 프로세스는 높은 전체 흐름 및 압력에서 최상으로 작동한다. 높은 전체 흐름은 웨이퍼 표면 상에서의 짧은 가스 잔류 시간을 야기한다. 웨이퍼에 대한 대류 흐름은 웨이퍼에 대한 양호한 막 균일성에 대해 필수적인 웨이퍼 표면 양단에서 반응물 농도의 변화가 매우 작도록, 웨이퍼 표면에 아르신 및 실란 모두를 적절히 연속적으로 공급할 수 있게 한다. 대조적으로, 트렌치 내부에서의 가스 잔류 시간은 길며, 이는 트렌치 내부에서의 반응물 수송은 웨이퍼 표면에서 동작하는 빠른 대류 수송 보다는 비교적 느린 확산 처리를 통해 이루어지기 때문이다.
본 발명의 선택적 실시예에서, AsH3를 사용하는 대신, 트렌치 속으로 비소 소스 가스의 확산은 t-부틸 비소와 같이 보다 높은 부자량의 비소 소스를 사용함으로써 더 느려질 수 있다. 다른 적절한 가스 소스는 트리메틸 비소, t-페닐 비소, 트리에틸 비소, 트리시릴 비소 및 트리프로필 비소가 포함된다. 중량의 분자는 경량의 AsH3 분자 보다 느리게 확산되기 때문에, 최종 효과로 트렌치 하부에서 As 농도가 감소되어, 위치에서 비정질 실리콘의 증착 속도가 증가된다.
또 다른 예에서, As 소스가 처리 챔버로 펄싱될 수 있다. 이런 방식으로 트렌치 속으로 확산되도록 이용될 수 있는 As의 양은 감소되며 웨이퍼 상부에 대한 가스 흐름은 AsH3 가스 흐름이 중단되는 기간 동안 웨이퍼 위에 As 소스 가스를 쉽 게 소모시키는 경향이 있다. ALD 처리와 유사한 방식으로 신속하게 가스를 펄싱함으로써, 높은 비소 농도가 웨이퍼 표면에서 달성되면서, 트렌치 속으로의 비소 확산은 감소된다.
또 다른 실시예에서, 트렌치 속으로의 비소 소스 확산은 경량이며 보다 보편적인 N2 희석 대신 보다 높은 분자량의 희석 가스를 사용함으로써 느려질 수 있다. 예를 들어, (적절히 기화될 때) 높은 차수의 알켄 및 고리형 알켄들과 같은 다양한 솔벤트가 트렌치 속으로의 비소 확산을 늦추기 위한 희석 가스로 사용될 수 있다. 예시적인 기화가능 솔벤트로는 부탄, 펜탄, 헥산, 옥탁 및 헥사데칸이 포함된다.
본 발명은 도펀트로서 비소의 사용과 관련하여 개시되었지만, 다른 적절한 도펀트가 이용될 수 있다. 또한, 본 명세서에 개시된 온도, 압력 및 반응 시간은 단지 설명을 위한 것이다. 본 명세서에 개시된 것과 다른 시간, 압력, 및 반응 농도가 본 발명의 사상 및 개념을 이탈하지 않고 사용될 수 있다.
지금까지 본 발명의 실시예들을 설명했으며, 본 발명에 대한 다른 추가의 실시예들이 하기 특허청구범위에 의해 제한되는 본 발명의 기본 사상 및 개념을 이탈하지 않고 고안될 수 있다.

Claims (31)

  1. 트렌치를 인-시튜 도핑된 실리콘으로 보이드 없이 충진하는 방법으로서,
    트렌치를 형성하는 단계;
    상기 트렌치 내에 제 1 도핑 비정질 실리콘층을 형성하는 단계 - 상기 제 1 도핑 비정질 실리콘층은, 증착됨에 따라 상기 제 1 도핑 비정질 실리콘층이 V형상 프로파일을 나타내도록, 100% 이상의 스텝 커버리지를 가짐 - ; 및
    상기 트렌치를 충진하기 위해 상기 제 1 도핑 비정질 실리콘층 위로 제 2 도핑 비정질 실리콘층을 형성하는 단계
    를 포함하는, 트렌치 충진 방법.
  2. 제 1 항에 있어서,
    상기 제 2 도핑 비정질 실리콘층은 상기 제 1 도핑 비정질 실리콘층 보다 증착되는 도펀트 농도가 낮은 것을 특징으로 하는 트렌치 충진 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 도핑 비정질 실리콘층은 비소(As) 도핑 비정질 실리콘층인 것을 특징으로 하는 트렌치 충진 방법.
  4. 제 1 항에 있어서,
    상기 트렌치는 25:1 이상의 종횡비를 가지는 것을 특징으로 하는 트렌치 충진 방법.
  5. 제 1 항에 있어서,
    상기 제 1 도핑 비정질 실리콘층 및 상기 제 2 도핑 비정질 실리콘층 위로 제 3 비도핑 비정질 실리콘층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 충진 방법.
  6. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계, 상기 제 1 도핑 비정질 실리콘층을 형성하는 단계, 및 상기 제 2 도핑 비정질 실리콘층을 형성하는 단계는 병렬의, 다수의 웨이퍼 처리 챔버에서 수행되는 것을 특징으로 하는 트렌치 충진 방법.
  7. 제 1 항에 있어서,
    상기 제 1 도핑 비정질 실리콘층 내의 비소 도펀트의 최소 농도는 열적 어닐링 처리 단계를 수행하기 이전에 적어도 1×1020cm-3인 것을 특징으로 하는 트렌치 충진 방법.
  8. 제 1 항에 있어서,
    상기 제 1 도핑 비정질 실리콘층은 상향식으로 증착되는 것을 특징으로 하는 트렌치 충진 방법.
  9. 트렌치를 보이드 없이 충진하기 위해 다수의 웨이퍼 처리 챔버에서 다수의 웨이퍼를 동시적으로 처리하는 방법으로서,
    하나 이상의 웨이퍼를 보유할 수 있는 웨이퍼 지지체를 포함하는 처리 챔버를 제공하는 단계 ;
    하나 이상의 웨이퍼를 처리 챔버에 제공하고, 상기 웨이퍼 지지체내에 상기 웨이퍼들을 배치하는 단계 - 제공되는 각각의 웨이퍼 내부에는 다수의 트렌치가 형성됨 - ;
    상기 웨이퍼들 양단에 혼합 가스들이 흐르도록, 아르신 소스 가스 및 실란 소스 가스의 혼합물을 상기 웨이퍼에 동시적으로 주입하는 단계 ; 및
    비소 도핑 비정질 실리콘층을 증착하기 위해, 상기 실란 및 아르신이 상기 웨이퍼 표면 및 상기 트렌치 내에서 반응하도록 상기 혼합 가스들을 일정 온도를 가열하는 단계
    를 포함하며, 상기 트렌치 내부에 증착된 비소 도핑 비정질 실리콘층의 스텝 커버리지는 100% 이상인, 다수의 웨이퍼를 동시적으로 처리하는 방법.
  10. 제 9 항에 있어서,
    상기 처리 챔버로부터 웨이퍼를 이동시키지 않고, 상기 비소 도핑 비정질 실리콘 층의 증착 속도보다 더 빠른 증착 속도의 제2 증착 반응으로 비소 도핑 비정질 실리콘의 부가적인 층을 증착함으로써 상기 트렌치들을 충진하는 단계를 더 포함하는 것을 특징으로 하는 다수의 웨이퍼를 동시적으로 처리하는 방법.
  11. 제 10 항에 있어서,
    처리 챔버로부터 웨이퍼를 이동시키지 않고, 충진된 상기 트렌치의 상부에 비도핑 비정질 실리콘층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 다수의 웨이퍼를 동시적으로 처리하는 방법.
  12. 제 9 항에 있어서,
    증착된 상기 비소 도핑 비정질 실리콘층의 스텝 커버리지는 100%-150%인 것을 특징으로 하는 다수의 웨이퍼를 동시적으로 처리하는 방법.
  13. 제 9 항에 있어서,
    적어도 25개 웨이퍼가 동시에 처리되는 것을 특징으로 하는 다수의 웨이퍼를 동시적으로 처리하는 방법.
  14. 내부에 다수의 트렌치가 에칭된 반도체 웨이퍼로서,
    하나 이상의 트렌치는,
    하나 이상의 웨이퍼를 보유할 수 있는 웨이퍼 지지체를 포함하는 처리 챔버를 제공하는 단계;
    하나 이상의 웨이퍼를 처리 챔버에 제공하고, 상기 웨이퍼 지지체내에 상기 웨이퍼들을 배치하는 단계 - 제공되는 각각의 웨이퍼 내부에는 다수의 트렌치가 형성됨 - ;
    상기 웨이퍼들 양단에 혼합 가스들이 흐르도록, 아르신 소스 가스 및 실란 소스 가스의 혼합물을 상기 웨이퍼들에 동시적으로 주입하는 단계 ; 및
    비소 도핑 비정질 실리콘층이 증착하기 위해 상기 실란 및 아르신이 상기 웨이퍼 표면 및 상기 트렌치 내에서 반응하도록, 상기 혼합 가스들을 일정 온도를 가열하는 단계
    를 포함하는 방법에 따라 비소 도핑 비정질 실리콘막으로 충진되며, 상기 트렌치 내부에 증착된 비소 도핑 비정질 실리콘층의 스텝 커버리지는 100% 이상인, 반도체 웨이퍼.
  15. 상부 및 하부를 갖는 트렌치들을 포함하며 내부에 캐패시터 구조물 전구체를 형성한 반도체 웨이퍼를 포함하는 제조 제품으로서,
    각각의 트렌치는, 100%를 초과하는 스텝 커버리지와 상기 트렌치의 상부로부터 상기 트렌치의 하부로 감소하는 비소 도펀트의 농도를 가지며 V 형상 프로파일을 나타내는 비정질 실리콘층으로 부분적으로 충진되고, 상기 V 형상 프로파일은 비소 도핑 비정질 실리콘으로 보이드 없이 충진되는, 제조 제품.
  16. 제 15항에 있어서,
    산화물, 질화물 및 산화물의 층들을 포함하는 유전층을 더 포함하는 것을 특징으로 하는 제조 제품.
  17. 반도체 웨이퍼에 배치되는 트렌치를 보이드 없이 충진하는 방법으로서,
    상기 트렌치 내에 비소 도핑 비정질 실리콘을 포함하는 제 1 증착 컨포멀층을 형성하는 단계; 및
    상기 트렌치 내에 비소 도핑 비정질 실리콘을 포함하는 제 2 증착층을 형성하는 단계
    를 포함하며, 상기 제 1 증착 컨포멀층은 AsH3와 SiH4의 반응에 의해 형성되며, AsH3/SiH4의 비율은 2×10-4 내지 5×10-4 사이이며, 반응 압력은 0.5Torr 내지 10Torr이며 증착 온도는 520℃ 내지 570℃이며,
    상기 제 2 증착층은 AsH3와 SiH4의 반응에 의해 형성되며, AsH3/SiH4 비율은 2×10-4 내지 5×10-4 사이이며, 반응 압력은 0.5Torr 내지 10Torr이며 증착 온도는 520℃ 내지 570℃이며, 제 2 증착층 증착의 AsH3/SiH4 비율 및 압력은 상기 제 2 증착층의 증착 속도가 상기 제 1 증착 컨포멀 층의 증착 속도보다 빠르도록 선택되며, 상기 제 2 증착층의 형성은 상기 충진된 트렌치에 보이드를 형성하지 않고 상기 트렌치를 충진하는, 보이드 없이 트렌치를 충진하는 방법.
  18. 제 17 항에 있어서,
    상기 반도체 웨이퍼의 표면을 평탄화하기 전에 상기 트렌치 위에 두꺼운 비정질 실리콘 캡층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 보이드 없이 트렌치를 충진하는 방법.
  19. 제 17 항에 있어서,
    상기 제 1 증착 컨포멀층을 형성하는 동안 질소 가스가 주입되는 것을 특징으로 하는 보이드 없이 트렌치를 충진하는 방법.
  20. 제 17 항에 있어서,
    상기 제 1 증착 컨포멀층을 형성하는 동안 수소 가스가 주입되는 것을 특징으로 하는 보이드 없이 트렌치를 충진하는 방법.
  21. 인-시튜 도핑된 실리콘으로 트렌치를 보이드 없이 형성하는 방법으로서,
    처리 영역을 가지는 기판 처리 챔버 속으로 필드 영역을 가지며 그 상부에 트렌치가 형성된 기판을 제공하는 단계;
    상기 트렌치에서 100% 이상의 스텝 커버리지를 가지는 제 1 도핑 비정질 실리콘층을 상기 트렌치 내에 증착하는 단계 - 상기 증착 단계는,
    520℃ 내지 570℃ 사이의 온도로 기판을 가열하는 단계;
    상기 처리 영역으로 제 1 가스를 흘려보내는 단계;
    상기 처리 영역으로 실란 포함 가스를 흘려보내는 단계;
    상기 처리 영역으로 비소(As) 함유 가스를 흘려보내는 단계 - 상기 비소의 전체 농도는 제 1 농도와 같음 -
    를 포함함 - ; 및
    상기 트렌치 내에 제 2 도핑 비정질 실리콘층을 증착하는 단계 - 상기 증착하는 단계는,
    520℃ 내지 570℃ 사이의 온도로 기판을 가열하는 단계;
    상기 처리 영역으로 제 1 가스를 흘려보내는 단계;
    상기 처리 영역으로 실란 포함 가스를 흘려보내는 단계;
    상기 처리 영역으로 비소(As) 함유 가스를 흘려보내는 단계 - 상기 비소의 전체 농도는 제 1 농도 보다 작은 제 2 농도와 같음 - ;
    를 포함하는, 트렌치를 보이드 없이 형성하는 방법.
  22. 제 21 항에 있어서,
    상기 제 1 농도는 상기 필드 영역 상의 상기 제 1 도핑 비정질 실리콘층의 증착을 방해하는 것을 특징으로 하는 트렌치를 보이드 없이 형성하는 방법.
  23. 제 21 항에 있어서,
    상기 제 1 가스는 질소, 수소 또는 이들의 조합인 것을 특징으로 하는 트렌치를 보이드 없이 형성하는 방법.
  24. 제 21 항에 있어서,
    상기 제 1 도핑 비정질 실리콘층은 V-형상 프로파일을 갖는 것을 특징으로 하는 트렌치를 보이드 없이 형성하는 방법.
  25. 인-시튜 도핑 실리콘으로 트렌치를 보이드 없이 형성하는 방법으로서,
    필드 영역을 가지며 그 상부에 트렌치가 형성된 기판을 처리 영역을 가지는 기판 처리 챔버에 제공하는 단계 ;
    상기 트렌치에서 100% 이상의 스텝 커버리지를 가지는 제 1 도핑 비정질 실리콘층을 상기 트렌치 내에 증착하는 단계 - 상기 증착 단계는,
    520℃ 내지 570℃ 사이의 온도로 기판을 가열하는 단계;
    상기 처리 영역으로 실란 함유 가스를 흘려보내는 단계;
    상기 처리 영역으로 비소(As) 포함 가스를 흘려보내는 단계;
    상기 처리 영역으로 제 1 가스를 흘려보내는 단계;
    상기 처리 영역이 제 1 전체 압력에 도달할 때까지 상기 제 1 가스, 상기 실란 함유 가스 및 상기 비소(As) 함유 가스의 흐름을 조절하는 단계
    를 포함함 - ; 및
    상기 트렌치 내에 제 2 도핑 비정질 실리콘층을 증착하는 단계 - 상기 증착하는 단계는,
    520℃ 내지 570℃ 사이의 온도로 기판을 가열하는 단계;
    상기 처리 영역으로 실란 함유 가스를 흘려보내는 단계;
    상기 처리 영역으로 비소(As) 함유 가스를 흘려보내는 단계;
    상기 처리 영역으로 제 1 가스를 흘려보내는 단계;
    상기 처리 영역이 제 2 전체 압력에 도달할 때까지 상기 제 1 가스, 상기 실란 함유 가스 및 상기 비소(As) 함유 가스의 흐름을 조절하는 단계
    를 포함하며, 상기 제 2 전체 압력은 상기 제 1 전체 압력 보다 작음 - ;
    를 포함하는, 트렌치를 보이드 없이 형성하는 방법.
  26. 제 25 항에 있어서,
    상기 제 1 가스는 질소, 수소 또는 이들의 조합인 것을 특징으로 하는 트렌치를 보이드 없이 형성하는 방법.
  27. 제 25 항에 있어서,
    상기 제 1 도핑 비정질 실리콘층은 V-형상 프로파일을 갖는 것을 특징으로 하는 트렌치를 보이드 없이 형성하는 방법.
  28. 보이드 없이 충진된 비소(As) 도핑 비정질 실리콘 트렌치 구조물로서,
    상부 및 하부를 갖는 트렌치를 규정하는 기판의 영역;
    상기 트렌치 내부의 제 1 층 - 상기 제 1 층이 상기 트렌치 내에 V 형상 프로파일을 형성하도록 상기 제 1 층이 100%를 초과하는 스텝 커버리지를 가짐 -;
    상기 V 형상 프로파일을 충진하는 제 2 층 - 상기 제 1 및 제 2 층은 비소 도핑 비정질 실리콘을 포함하며, 상기 제 1 층은 트렌치의 상부로부터 트렌치의 하부로 감소하는 비소 도펀트의 농도를 가짐 -
    을 포함하는 비소(As) 도핑 비정질 실리콘 트렌치 구조물.
  29. 제 28 항에 있어서,
    상기 트렌치는 40:1 이상의 종횡비를 갖는 것을 특징으로 하는 비소(As) 도핑 비정질 실리콘 트렌치 구조물.
  30. 제 28 항에 있어서,
    상기 트렌치 구조물 내에서 비소 도펀트의 최소 농도는 1×1020cm-3인 것을 특징으로 하는 비소(As) 도핑 비정질 실리콘 트렌치 구조물.
  31. 삭제
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