KR100929653B1 - 레지스터 제어형 지연고정루프회로 - Google Patents

레지스터 제어형 지연고정루프회로 Download PDF

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Abstract

본 발명은 지연고정루프회로(DLL)을 포함하는 반도체 소자의 동작주파수와 상관없이 효율적인 지연고정동작을 수행할 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)에 관한 것으로서, 소스 클록과 피드백 클록의 위상을 비교하기 위한 위상비교부와, 상기 위상비교부의 출력신호에 응답하여 상기 소스 클록의 클록에지에 대응된 내부클록의 위상을 지연시키되, 예정된 지연량에 도달할 때까지는 제1지연유닛단위로 지연시키고, 상기 예정된 지연량에 도달한 이후에는 제2지연유닛 - 상기 제1지연유닛보다 큰 지연량을 가짐 - 단위로 지연시키기 위한 클록지연부, 및 상기 클록지연부의 출력클록에 상기 소스 클록의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델부을 구비하는 레지스터 제어형 지연고정루프회로를 제공한다.
레지스터 제어형 지연고정루프회로, 지연량, 지터(jitter), 위상 혼합

Description

레지스터 제어형 지연고정루프회로{REGISTER CONTROLLED DELAY LOCKED LOOP CIRCUIT}
본 발명은 반도체 설계에 관한 것으로서, 더 자세히는 지연고정루프로(Delay locked loop circuit : 이하 DLL)회로에 관한 것이며, 특히, 지연고정루프회로(DLL)을 포함하는 반도체 소자의 동작주파수와 상관없이 효율적인 지연고정동작을 수행할 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클럭에 동기된 내부클럭를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클럭과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부클럭에 동기되어 출력되는데, 내부클럭은 처음에 메모리로 인가될 때에는 외부클럭과 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부클럭과 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클럭이 메모리 컨트롤러에서 인가되는 외부클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클럭에 역보상하여 내부클럭과 외부클럭이 동기되도록 해야한다.
이러한 역활을 수행하는 클럭 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프회로(DLL)회로가 있다.
이 중 외부클럭의 주파수와 내부클럭의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클럭의 주파수와 내부클럭의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프회로(DLL)를 주로 사용한다.
즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클럭 동기회로로서 주로 지연고정루프회로(DLL)를 사용한다.
그 중에서도 반도체 메모리 소자에서는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원 이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 내부클럭을 고정하는데 사용함으로써 반도체 메모리 소자의 최초 동작시 내부클럭과 외부클럭의 위상차이가 상대적으로 작은 시점에서 클럭 동기 동작을 수행할 수 있고, 최초 동작 이후에도 내부클럭과 외부클럭의 위상차이에 따라 레지스터의 지연 값이 변동하는 폭을 조절함으로써 내부클럭과 외부클럭이 동기되는데 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)회로의 구성을 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로는, 외부에서 입력되는 정 소스 클록(clk) 및 부 소스 클록(clkb)을 버퍼링하기 위한 클록버퍼링부(100)와, 정 소스 클록(clk)의 클록에지에 대응된 기준클록(refclk)의 주파수를 예정된 비율로 분주하여 분주기준클록(refclk_div)로서 출력하기 위한 분주기(180)와, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상을 비교하기 위한 위상비교부(120)와, 정 소스 클록(clk)의 클록에지에 대응하는 제1내부클록(rclk)와 부 소스 클록(clkb)의 클록에지에 대응하는 제2내부클록(fclk) 및 분주기준클록(refclk_div)의 위상을 위상비교부(120)의 출력신호(phase_comp)에 대응하는 지연량만큼 지연시키기 위한 클록지연부(140)와, 입력된 분주기준클록(refclk_div)에 대응하는 클록지연부(140)의 출력클록(refclk_div_delay)에 소스 클록(clk, fclk)의 실제지연조건을 반영하여 피드백 클록(feedback_clk)으로서 출력하기 위한 지연복제모델부(160)을 구비한다.
여기서, 클록버퍼링부(100)는, 정 소스 클록(clk)을 버퍼링하여 제1내부클록(rclk)로서 출력하기 위한 정 클록 버퍼(102)와 부 소스 클록(clkb)을 버퍼링하여 제2내부클록(fclk)로서 출력하기 위한 부 클록 버퍼(104), 및 정 소스 클록(clk)을 버퍼링하여 기준클록(refclk)으로서 출력하기 위한 더미 클록 버퍼(106)을 구비한다.
또한, 클록지연부(140)는, 지연제어신호(delay_con)에 응답하여 제1내부클록(rclk)의 위상을 지연시키기 위한 제1지연부(142)와, 지연제어신호(delay_con)에 응답하여 제2내부클록(fclk)의 위상을 지연시키기 위한 제2지연부(144)와, 지연제어신호(delay_con)에 응답하여 분주기준클록(refclk_div_delay)의 위상을 지연시키기 위한 더미 지연부(146), 및 위상비교부(120)의 출력신호(phase_comp)에 응답하여 지연제어신호(delay_con)의 논리레벨을 변동하기 위한 지연제어부(148)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 레지스터 제어형 지연고정루프(dll)회로의 동작을 설명하면 다음과 같다.
먼저, 소스 클록(clk, clkb)을 버퍼링하기 위한 클록버퍼링부(100)에서 출력되는 제1내부클록(rclk) 및 기준클록(refclk)은 정 소스 클록(clk)과 동기된 클록이고, 제2내부클록(fclk)은 부 소스 클록(clkb)와 동기된 클록이다. 다만, 정 소스 클록(clk)의 위상과 부 소스 클록(clkb)의 위상이 상반되므로 제1내부클록(rclk) 및 기준클록(refclk)의 위상과 제2내부클록(fclk)의 위상은 서로 상반된다.
따라서, 정 소스 클록(clk)을 기준으로 보면, 제1내부클록(rclk) 및 기준클록(refclk)은 정 소스 클록(clk)의 상승에지(rising edge)에 대응하는 클록이고, 제2내부클록(fclk)은 정 소스 클록(clk)의 하강에지(falling edge)에 대응하는 클록이다.
그리고, 기준클록(refclk)의 주파수를 예정된 비율로 분주하기 위한 분주기(180)가 종래기술에 따른 레지스터 제어형 지연고정루프(dll)회로에 구비된 이유는, 종래기술에 따른 레지스터 제어형 지연고정루프(dll)회로에서 소모되는 전력의 양을 줄이기 위함이다.
즉, 기준클록(refclk)은 피드백 클록(feedback_clk)과 위상을 비교하는 동작 등을 통해 종래기술에 따른 레지스터 제어형 지연고정루프(dll)회로의 동작을 제어하기 위해 사용되는데, 이때, 외부에서 입력되는 소스 클록(clk, clkb)이 고주파수이면 기준클록(refclk)과 피드백 클록(feedback_clk)도 고주파수이며, 기준클록(refclk)과 피드백 클록(feedback_clk)의 위상을 비교함에 있어 기준클록(refclk)과 피드백 클록(feedback_clk)이 고주파수이면 고주파수일수록 더 많은 양의 전력을 소모하는 문제가 발생할 수 있다. 따라서, 외부에서 입력되는 소스 클록(clk, clkb)의 주파수가 고속이더라도 이를 분주한 분주기준클록(refclk_clk)을 이용하여 위상을 비교하는 동작을 수행함으로써 소비되는 전력의 양을 줄이는 방법을 사용한다.
상기와 같은 이유로 인해 정 소스 클록(clk)의 클록에지에 대응된 기준클 록(refclk)을 바로 사용하여 위상을 비교하지 않고, 중간에 분주기(180)를 구비하여 기준클록(refclk)을 예정된 비율로 분주한 분주기준클록(refclk_div)을 사용하여 위상을 비교한다. 이때, 예정된 비율은 1/N(N은 2보다 큰 자연수)이며, 보통 N은 4 또는 8이 된다.
그리고, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상을 비교하기 위한 위상비교부(120)는, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상 차이가 얼마나 되는지에 따라 출력되는 비교신호(phase_comp)의 값을 다르게 함으로써 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 동작을 제어한다.
예컨대, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상 차이가 예정된 범위를 벗어나 상대적으로 큰 차이가 나면, 비교신호(phase_comp)의 제1신호 값을 변화시킴으로써 패스트(fast) 모드 동작을 수행할 수 있도록 한다.
또한, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상 차이가 예정된 범위를 벗어나 상대적으로 작은 차이가 나면, 비교신호(phase_comp)의 제2신호 값을 변화시킴으로써 노말(normal) 모드 동작을 수행할 수 있도록 한다.
그리고, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상 차이가 예정된 범위를 벗어나지 않게 되면, 비교신호(phase_comp)의 제3신호 값을 변화시킴으로써 파인(fine) 모드 동작을 수행할 수 있도록 한다.
상기와 같은 위상비교부(120)의 동작에 대해서 클록지연부(140)는, 패스트(fast) 모드에서는 비교신호(phase_comp)의 제1신호 값이 변화하는 것에 대응하여 지연유닛그룹 - 다수의 개의 지연유닛을 포함함 - 단위로 제1내부클록(rclk)과 제2내부클록(fclk) 및 분주기준클록(refclk_div)의 위상을 지연시키는 동작을 수행한다.
그리고, 노말(normal) 모드에서는 비교신호(phase_comp)의 제2신호 값이 변화하는 것에 대응하여 지연유닛단위로 제1내부클록(rclk)과 제2내부클록(fclk) 및 분주기준클록(refclk_div)의 위상을 지연시키는 동작을 수행한다.
또한, 파인(fine) 모드에서는 비교신호(phase_comp)의 제3신호 값이 변화하는 것에 대응하여 지연유닛에 대응하는 지연량을 예정된 개수로 쪼갠 지연량만큼씩 제1내부클록(rclk)과 제2내부클록(fclk) 및 분주기준클록(refclk_div)의 위상을 지연시키는 동작을 수행한다.
도 2는 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부에 구비된 지연부을 상세히 도시한 회로도이다.
도 2를 참조하면, 종래기술에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부(140)에 구비된 지연부(142, 144, 146)은, 각각 직렬연결된 다수개의 지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8)을 구비하며 지연제어신호(delay_con)에 응답하여 예정된 순서대로 홀수개씩 선택 되는 지연유닛을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연시키기 위한 제1지연라인(200)과, 각각 직렬연결된 다수개의 지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8)을 구비하며 지연제어신호(delay_con)에 응답하여 예정된 순서대로 짝수개씩 선택되는 지연유닛을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연시키기 위한 제2지연라인(220), 및 제1지연라인(200)에서 출력되는 클록(DU_clk_1)의 위상과 제2지연라인(220)에서 출력되는 클록(DU_clk_2)의 위상을 지연제어신호(delay_con)에 대응하는 비율로 혼합하기 위한 위상혼합부(240)을 구비한다.
여기서, 위상혼합부(240)는, 지연제어신호(delay_con)에 대응하여 변화하는 구동력으로 제1지연라인(200)에서 출력되는 클록(DU_clk_1)을 반전구동하여 출력노드(OUT_NODE)에 인가하기 위한 제1반전구동부(242)와, 지연제어신호(delay_con)에 대응하여 변화하는 구동력으로 제2지연라인(220)에서 출력되는 클록(DU_clk_2)을 반전구동하여 출력노드(OUT_NODE)에 인가하기 위한 제2반전구동부(244), 및 출력노드(OUT_NODE)에 실린 클록을 예정된 구동력으로 반전구동하기 위한 제3반전구동부(246)을 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부(140)에 구비된 지연부(142, 144, 146)의 동작을 살펴보면 다음과 같다.
먼저, 제1지연라인(200)은, 지연제어신호(delay_con)에 응답하여 구비된 다수의 지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8) 중 홀수 번째 지연유닛(DU1, DU3, DU5, DU7)이 예정된 순서대로 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 도면에 표시된 ① 또는 ③ 또는 ⑤ 또는 ⑦ 지점만큼 지연하여 출력한다.
이때, 예정된 순서는 클록지연부(140)의 동작 모드에 따라 달라지는데, 먼저, 패스트(fast) 모드에서는, 제1지연라인(200)에 구비된 홀수 번째 지연유닛(DU1, DU3, DU5, DU7) 중 ① 지점에 대응하는 제1지연유닛(DU1)이 먼저 선택되고 그 이후에 ⑤ 지점에 대응하는 제5지연유닛(DU5)이 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 ① 지점에 대응하는 <1/2 × 지연유닛>의 지연량 또는 ⑤ 지점에 대응하는 <(4 + 1/2) × 지연유닛>의 지연량만큼 지연하여 출력한다.
그리고, 노말(normal) 모드에서는, 제1지연라인(200)에 구비된 홀수 번째 지연유닛(DU1, DU3, DU5, DU7) 중 ① 지점에 대응하는 제1지연유닛(DU1)이 먼저 선택되고 그 이후에 ③ 지점에 대응하는 제3지연유닛(DU3)이 선택되고 그 이후 ⑤ 지점에 대응하는 제5지연유닛(DU5)이 선택되며 그 이후에 ⑦ 지점에 대응하는 제7지연유닛(DU7)이 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 ① 지점에 대응하는 <1/2 × 지연유닛>의 지연량 또는 ③ 지점에 대응하는 <(2 + 1/2) × 지연유닛>의 지연량 또는 ⑤ 지점에 대응하는 <(4 + 1/2) × 지연유닛>의 지연량 또는 ⑦ 지점에 대응하는 <(6 + 1/2) × 지연유닛>의 지연량만큼 지연하여 출력한다.
그리고, 파인(fine) 모드에서는, 제1지연라인(200)에 구비된 홀수 번째 지연유닛(DU1, DU3, DU5, DU7) 중 노말(normal) 모드에서 선택되었던 지연유닛이 그대로 유지된 상태로 변화가 없다. 이 상태에서는 위상혼합부(240)의 동작을 통해 입력받은 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연유닛에 대응하는 지연량보다 작은 지연량 단위로 지연하는데 좀 더 자세한 사항은 위상혼합부(240)의 동작을 설명할 때 언급하도록 하겠다.
그리고, 제2지연라인(220)은, 지연제어신호(delay_con)에 응답하여 구비된 다수의 지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8) 중 짝수 번째 지연유닛(DU2, DU4, DU6, DU8)이 예정된 순서대로 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 도면에 표시된 ② 또는 ④ 또는 ⑥ 또는 ⑧ 지점만큼 지연하여 출력한다.
이때, 예정된 순서는 클록지연부(140)의 동작 모드에 따라 달라지는데, 먼저, 패스트(fast) 모드에서는, 제2지연라인(220)에 구비된 짝수 번째 지연유닛(DU2, DU4, DU6, DU8) 중 ② 지점에 대응하는 제2지연유닛(DU2)이 먼저 선택되고 그 이후에 ⑥ 지점에 대응하는 제6지연유닛(DU6)이 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 ② 지점에 대응하는 <(1 + 1/2) × 지연유닛>의 지연량 또는 ⑥ 지점에 대응하는 <(5 + 1/2) × 지연유닛>의 지연량만큼 지연하여 출력한다.
그리고, 노말(normal) 모드에서는, 제2지연라인(220)에 구비된 짝수 번째 지 연유닛(DU2, DU4, DU5, DU6) 중 ② 지점에 대응하는 제2지연유닛(DU2)이 먼저 선택되고 그 이후에 ④ 지점에 대응하는 제4지연유닛(DU4)이 선택되고 그 이후 ⑥ 지점에 대응하는 제6지연유닛(DU6)이 선택되며 그 이후에 ⑧ 지점에 대응하는 제8지연유닛(DU8)이 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 ② 지점에 대응하는 <(1 + 1/2) × 지연유닛>의 지연량 또는 ④ 지점에 대응하는 <(3 + 1/2) × 지연유닛>의 지연량 또는 ⑥ 지점에 대응하는 <(5 + 1/2) × 지연유닛>의 지연량 또는 ⑧ 지점에 대응하는 <(7 + 1/2) × 지연유닛>의 지연량만큼 지연하여 출력한다.
그리고, 파인(fine) 모드에서는, 제2지연라인(220)에 구비된 짝수 번째 지연유닛(DU2, DU4, DU6, DU8) 중 노말(normal) 모드에서 선택되었던 지연유닛이 그대로 유지된 상태로 변화가 없다. 이 상태에서는 위상혼합부(240)의 동작을 통해 입력받은 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연유닛에 대응하는 지연량보다 작은 지연량 단위로 지연하는데 좀 더 자세한 사항은 위상혼합부(240)의 동작을 설명할 때 언급하도록 하겠다.
그리고, 위상혼합부(240)는, 지연제어신호(delay_con)에 대응하는 비율로 제1지연라인(200)에서 출력되는 클록(DU_clk_1)의 위상과 제2지연라인(220)에서 출력되는 클록(DU_clk_2)의 위상을 혼합한다.
이때, 지연제어신호(delay_con)에 대응하는 비율은 클록지연부(140)의 동작 모드에 따라 달라지는데, 먼저, 패스트(fast) 모드 및 노말(normal) 모드에서는, 제1지연라인(200)에서 출력되는 클록(DU_clk_1)의 위상과 제2지연라인(220)에서 출 력되는 클록(DU_clk_2)의 위상을 같은 비율로 혼합한다.
예컨대, 제1지연라인(200)에서 출력된 클록(DU_clk_1)의 위상이 ① 지점에 대응하는 1/2 지연유닛의 지연량만큼 지연되어 출력되는 상태이고, 제2지연라인(220)에서 출력된 클록(DU_clk_2)의 위상이 ② 지점에 대응하는 <(1 + 1/2) × 지연유닛>의 지연량만큼 지연되어 출력되는 상태이면, 위상혼합부(240)에서 출력되는 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)은 ① 지점과 ② 지점 사이의 가운데 지점에 대응하는 <1 × 지연유닛>의 지연량만큼 지연하여 출력된다.
마찬가지로, 제1지연라인(200)에서 출력된 클록(DU_clk_1)의 위상이 ⑤ 지점에 대응하는 <(4 + 1/2) × 지연유닛>의 지연량만큼 지연되어 출력되는 상태이고, 제2지연라인(220)에서 출력된 클록(DU_clk_2)의 위상이 ⑥ 지점에 대응하는 <(5 + 1/2) × 지연유닛>의 지연량만큼 지연되어 출력되는 상태이면, 위상혼합부(240)에서 출력되는 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)은 ⑤ 지점과 ⑥ 지점 사이의 가운데 지점에 대응하는 <5 × 지연유닛>의 지연량만큼 지연하여 출력된다.
그리고, 파인(fine) 모드에서는, 지연제어신호(delay_con)에 대응하여 변화하는 비율로 제1지연라인(200)에서 출력되는 클록(DU_clk_1)의 위상과 제2지연라인(220)에서 출력되는 클록(DU_clk_2)의 위상을 혼합한다.
예컨대, 제1지연라인(200)에서 출력된 클록(DU_clk_1)의 위상이 ① 지점에 대응하는 <1/2 × 지연유닛>의 지연량만큼 지연되어 출력되는 상태이고, 제2지연라 인(220)에서 출력된 클록(DU_clk_2)의 위상이 ② 지점에 대응하는 <(1 + 1/2) × 지연유닛>의 지연량만큼 지연되어 출력되는 상태에서라도, 지연제어신호(delay_con)에 대응하는 비율이 제1지연라인(200)에서 출력된 클록(DU_clk_1)을 75%로 하고 제2지연라인(220)에서 출력된 클록(DU_clk_2)을 25%로 하면, 위상혼합부(240)에서 출력되는 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)은 ① 지점과 ② 지점 사이의 1/4 지점에 대응하는 <3/4 × 지연유닛>의 지연량만큼 지연하여 출력된다.
같은 상태에서, 지연제어신호(delay_con)에 대응하는 비율이 제1지연라인(200)에서 출력된 클록(DU_clk_1)을 25%로 하고 제2지연라인(220)에서 출력된 클록(DU_clk_2)을 75%로 하면, 위상혼합부(240)에서 출력되는 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)은 ① 지점과 ② 지점 사이의 3/4 지점에 대응하는 <(1 + 1/4) × 지연유닛>의 지연량만큼 지연하여 출력된다.
전술한 바와 같이 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로는 동작 모드에 따라 지연제어신호(delay_con)를 적절히 제어함으로써 지연유닛에 대응하는 지연량보다 작은 단위의 지연량도 선택하는 것이 가능하다.
도 3은 도 2에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부에 구비된 지연부의 동작에 따른 문제점을 도시한 도면이다.
도 3을 참조하면, 도 2에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)의 구성요소 중 클록지연부(140)에 구비된 지연부(142, 144, 146)에 서로 다른 주파수를 갖는 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 입력되는 것을 알 수 있다.
먼저, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 상대적으로 저주파수인 경우(Low Freg. Lock)를 살펴보면, 분주기준클록(refclk_div) 및 피드백 클록(feedback_clk)의 주기가 상대적으로 큰 것을 알 수 있다. 따라서, 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 상대적으로 클 수밖에 없다.
이로 인해, 클록지연부(140)에 구비된 지연부(142, 144, 146)은 입력받은 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 상대적으로 많이 지연하여 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)로서 출력하는 것을 알 수 있다.
구체적으로, 클록지연부(140)의 구성요소 중 지연부(142, 144, 146)에 구비된 제1지연라인(200)은, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 ⑦ 지점에 대응하는 지연량보다 작고 ⑤ 지점에 대응하는 지연량보다 크되 제 ⑦ 지점에 대응하는 지연량에 더 가까우므로 패스트(fast) 모드에서 ⑤ 지점이 선택되고, 노말(normal) 모드에서는 ⑦ 지점이 선택된다.
또한, 클록지연부(140)의 구성요소 중 지연부(142, 144, 146)에 구비된 제2지연라인(220)은, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 ⑧ 지점에 대응하는 지연량보다 작고 ⑥ 지점에 대응하는 지연량보다 크되 제 ⑥ 지점에 대응하는 지연량에 더 가까우므로 패스트(fast) 모드에서 ⑥ 지점이 선택되고, 노말(normal) 모드에서도 ⑥ 지점이 선택된다.
그리고, 클록지연부(140)의 구성요소 중 지연부(142, 144, 146)에 구비된 클록혼합부(240)는, 파인(fine) 모드에서 제1지연라인(200)이 노말(normal) 모드에서 선택된 ⑦ 지점에 대응하는 지연량과 제2지연라인(220)이 노말(normal) 모드에서 선택된 ⑥ 지점에 대응하는 지연량 사이를 예정된 개수로 쪼갠 지연량만큼씩 - 도면에서는 1/4만큼씩 - 지연제어신호(delay_con)에 대응하는 만큼 이동시키는 동작을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연시킨다.
이때, 클록혼합부(240)의 파인(fine) 모드 동작으로 인한 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량은 ⑦ 지점에 대응하는 <(6 + 1/2) × 지연유닛>의 지연량과 ⑥ 지점에 대응하는 <(5 + 1/2) × 지연유닛>의 지연량 사이에서 <1/4 × 지연유닛>에 대응하는 지연량만큼씩 변동할 수 있다. 즉, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 가질 수 있는 최대값과 최소값에 대비하면 클록혼합부(240)의 파인(fine) 모드 동작으로 인해 변동가능한 지연량은 상대적으로 작은 편이다.
따라서, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 상대적으 로 저주파수인 경우(Low Freg. Lock)에는 클록혼합부(240)의 파인(fine) 모드 동작을 통해 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 충분히 세밀하게 조절될 수 있다.
반면에, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 상대적으로 고주파수인 경우(High Freg. Lock)를 살펴보면, 분주기준클록(refclk_div) 및 피드백 클록(feedback_clk)의 주기가 상대적으로 작다. 따라서, 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 상대적으로 작을 수밖에 없다.
이로 인해 클록지연부(140)에 구비된 지연부(142, 144, 146)은 입력받은 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 상대적으로 조금만 지연하여 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)로서 출력하는 것을 알 수 있다.
구체적으로, 클록지연부(140)에 구비된 지연부(142, 144, 146)에 구비된 제1지연라인(200)은, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 ③ 지점에 대응하는 지연량보다 작고 ① 지점에 대응하는 지연량보다 크되 제 ③ 지점에 대응하는 지연량에 더 가까우므로 패스트(fast) 모드에서 ① 지점이 선택되고, 노말(normal) 모드에서는 ③ 지점이 선택된다.
또한, 클록지연부(140)에 구비된 지연부(142, 144, 146)에 구비된 제2지연라인(220)은, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 ④ 지점에 대응하는 지연량보다 작고 ② 지점에 대응하는 지연량보다 크되 제 ② 지점에 대응하는 지연량에 더 가까우므로 패스트(fast) 모드에서 ② 지점이 선택되고, 노말(normal) 모드에서도 ② 지점이 선택된다.
그리고, 클록지연부(140)의 구성요소 중 지연부(142, 144, 146)에 구비된 클록혼합부(240)는, 제1지연라인(200)이 노말(normal) 모드에서 선택된 ③ 지점에 대응하는 지연량과 제2지연라인(220)이 노말(normal) 모드에서 선택된 ② 지점에 대응하는 지연량 사이를 예정된 개수로 쪼갠 지연량만큼씩 - 도면에서는 1/4만큼씩 - 지연제어신호(delay_con)에 대응하는 만큼 이동시켜 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연시킨다.
이때, 클록혼합부(240)의 파인(fine) 모드 동작으로 인한 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량은 ③ 지점에 대응하는 <(2 + 1/2) × 지연유닛>의 지연량과 ② 지점에 대응하는 <(1 + 1/2) × 지연유닛>의 지연량 사이에서 <1/4 × 지연유닛>에 대응하는 지연량만큼씩 변동할 수 있다. 즉, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 가질 수 있는 최대값과 최소값에 대비하였을 때 클록혼합부(240)의 파인(fine) 모드 동작으로 인해 변동가능한 지연량은 상대적으로 큰 편이다.
따라서, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 상대적으로 고주파수인 경우(High Freg. Lock)에는 클록혼합부(240)의 파인(fine) 모드 동작을 통해 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클 록(feedback_clk) 사이의 지연량이 충분한 세밀하게 조절되지 못하는 문제가 발생한다.
이로 인해, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로는 고주파수의 소스클록(clk, clkb)을 사용하는 환경에서는 지연고정동작을 완료하였음에도 불구하고 출력되는 지연된 제1내부클록(rclk_delay)과 지연된 제2내부클록(fclk_delay) 사이에 상대적으로 큰 값을 갖는 지터(jitter)가 생기는 문제가 발생한다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 지연고정루프(DLL)를 포함하는 반도체 소자의 동작주파수에 대응하여 조절가능한 지연량의 변동폭이 변화하는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로에 관한 것이다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소스 클록과 피드백 클록의 위상을 비교하기 위한 위상비교수단; 상기 위상비교수단의 출력신호에 응답하여 상기 소스 클록의 클록에지에 대응된 내부클록의 위상을 지연시키되, 예정된 지연량에 도달할 때까지는 제1지연유닛단위로 지연시키고, 상기 예정된 지연량에 도달한 이후에는 제2지연유닛 - 상기 제1지연유닛보다 큰 지연량을 가짐 - 단위로 지연시키기 위한 클록지연수단; 및 상기 클록지연수단의 출력클록에 상기 소스 클록의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델수단을 구비하는 레지스터 제어형 지연고정루프회로를 제공한다.
또한, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 소스 클록과 피드백 클록의 위상을 비교하기 위한 위상비교수단; 예정된 제1동작구간에서 상기 위상비교수단의 출력신호에 응답하여 상기 소스 클록의 클록 에지에 대응된 내부클록의 위상을 제1지연유닛단위로 지연시키기 위한 제1클록지연수단; 상기 제1동작구간 이후의 예정된 제2동작구간에서 상기 위상비교수단의 출력신호에 응답하여 상기 소스 클록의 클록에지에 대응된 내부클록의 위상을 제2지연유닛 - 상기 제1지연유닛보다 큰 지연량을 가짐 - 단위로 지연시키기 위한 제2클록지연수단; 및 상기 제1클록지연수단의 출력클록 또는 제2클록지연수단의 출력클록에 상기 소스 클록의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델수단을 구비하는 레지스터 제어형 지연고정루프회로를 제공한다.
또한, 상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 소스 클록과 피드백 클록의 위상을 비교하기 위한 위상비교수단; 상기 위상비교수단의 출력신호에 응답하여 상기 소스 클록의 클록에지에 대응된 내부클록의 위상을 지연시키되, 예정된 순서대로 수행되는 다수의 동작구간에서 각각 서로 다른 지연량을 갖는 지연유닛단위로 지연시키기 위한 클록지연수단; 및 상기 클록지연수단의 출력클록에 상기 소스 클록의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델수단을 구비하는 레지스터 제어형 지연고정루프회로를 제공한다.
본 발명은 레지스터 제어형 지연고정루프(Register Controlled DLL)회로 내부에 서로 다른 지연량을 갖는 지연유닛이 동시에 포함된 지연라인을 구비함으로써, 반도체 소자의 동작주파수에 대응하여 조절가능한 지연량의 변동폭이 변화하도 록 할 수 있는 효과가 있다.
이로 인해, 반도체 소자의 동작주파수가 고주파수인 경우에도 지연고정동작으로 통해 출력되는 클록에서 큰 값을 갖는 지터(jitter)가 발생하는 것을 방지할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로는, 외부에서 입력되는 정 소스 클록(clk) 및 부 소스 클록(clkb)을 버퍼링하기 위한 클록버퍼링부(400)와, 정 소스 클록(clk)의 클록에지에 대응된 기준클록(refclk)의 주파수를 예정된 비율로 분주하여 분주기준클록(refclk_div)로서 출력하기 위한 분주기(480)와, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상을 비교하기 위한 위상비교부(420)와, 정 소스 클록(clk) 의 클록에지에 대응하는 제1내부클록(rclk)과 부 소스 클록(clkb)의 클록에지에 대응하는 제2내부클록(fclk) 및 분주기준클록(refclk_div)의 위상을 위상비교부(420)의 출력신호(phase_comp)에 대응하는 지연량만큼 지연시키되 예정된 지연량에 도달할 때까지는 제1지연유닛단위로 지연시키고 예정된 지연량에 도달한 이후에는 제2지연유닛 - 제1지연유닛보다 큰 지연량을 가짐 - 단위로 지연시키기 위한 클록지연부(440)와, 입력된 분주기준클록(refclk_div)에 대응하는 클록지연부(440)의 출력클록(refclk_div_delay)에 소스 클록(clk, fclk)의 실제지연조건을 반영하여 피드백 클록(feedback_clk)으로서 출력하기 위한 지연복제모델부(460)을 구비한다.
여기서, 클록버퍼링부(400)는, 정 소스 클록(clk)을 버퍼링하여 제1내부클록(rclk)로서 출력하기 위한 정 클록 버퍼(402)와 부 소스 클록(clkb)을 버퍼링하여 제2내부클록(fclk)로서 출력하기 위한 부 클록 버퍼(404), 및 정 소스 클록(clk)을 버퍼링하여 기준클록(refclk)으로서 출력하기 위한 더미 클록 버퍼(406)을 구비한다.
또한, 클록지연부(440)는, 지연제어신호(delay_con)에 응답하여 제1내부클록(rclk)의 위상을 지연시키되 예정된 지연량에 도달할 때까지는 제1지연유닛단위로 지연시키고 예정된 지연량에 도달한 이후에는 제2지연유닛 - 제1지연유닛보다 큰 지연량을 가짐 - 단위로 지연시키기 위한 제1지연부(442)와, 지연제어신호(delay_con)에 응답하여 제2내부클록(fclk)의 위상을 지연시키되 예정된 지연량에 도달할 때까지는 제1지연유닛단위로 지연시키고 예정된 지연량에 도달한 이후에는 제2지연유닛단위로 지연시키기 위한 제2지연부(444)와, 지연제어신 호(delay_con)에 응답하여 분주기준클록(refclk_div_delay)의 위상을 지연시키되 예정된 지연량에 도달할 때까지는 제1지연유닛단위로 지연시키고 예정된 지연량에 도달한 이후에는 제2지연유닛단위로 지연시키기 위한 더미 지연부(446), 및 위상비교부(420)의 출력신호(phase_comp)에 응답하여 지연제어신호(delay_con)의 논리레벨을 변동하기 위한 지연제어부(448)를 구비한다.
그리고, 클록지연부(440)의 구성요소 중 제1지연부(442)는, 예정된 제1동작구간에서 지연제어신호(delay_con)에 응답하여 제1내부클록(rclk)의 위상을 제1지연유닛단위로 지연시키기 위한 제1지연부A(4422), 및 예정된 제2동작구간에서 지연제어신호(delay_con)에 응답하여 제1내부클록(rclk)의 위상을 제2지연유닛 - 제1지연유닛보다 큰 지연량을 가짐 - 단위로 지연시키기 위한 제1지연부B(4424)를 구비한다.
또한, 클록지연부(440)의 구성요소 중 제2지연부(444)는, 예정된 제1동작구간에서 지연제어신호(delay_con)에 응답하여 제2내부클록(fclk)의 위상을 제1지연유닛단위로 지연시키기 위한 제2지연부A(4442), 및 예정된 제2동작구간에서 지연제어신호(delay_con)에 응답하여 제2내부클록(fclk)의 위상을 제2지연유닛단위로 지연시키기 위한 제2지연부B(4444)를 구비한다.
그리고, 클록지연부(440)의 구성요소 중 더미 지연부(446)는, 예정된 제1동작구간에서 지연제어신호(delay_con)에 응답하여 분주기준클록(refclk_div)의 위상을 제1지연유닛단위로 지연시키기 위한 더미 지연부A(4462), 및 예정된 제2동작구간에서 지연제어신호(delay_con)에 응답하여 분주기준클록(refclk_div)의 위상을 제2지연유닛단위로 지연시키기 위한 더미 지연부B(4424)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(dll)회로의 동작을 설명하면 다음과 같다.
먼저, 소스 클록(clk, clkb)을 버퍼링하기 위한 클록버퍼링부(400)에서 출력되는 제1내부클록(rclk) 및 기준클록(refclk)은 정 소스 클록(clk)과 동기된 클록이고, 제2내부클록(fclk)은 부 소스 클록(clkb)와 동기된 클록이다. 다만, 정 소스 클록(clk)의 위상과 부 소스 클록(clkb)의 위상이 상반되므로 제1내부클록(rclk) 및 기준클록(refclk)의 위상과 제2내부클록(fclk)의 위상은 서로 상반된다.
따라서, 정 소스 클록(clk)을 기준으로 보면, 제1내부클록(rclk) 및 기준클록(refclk)은 정 소스 클록(clk)의 상승에지(rising edge)에 대응하는 클록이고, 제2내부클록(fclk)은 정 소스 클록(clk)의 하강에지(falling edge)에 대응하는 클록이다.
그리고, 기준클록(refclk)의 주파수를 예정된 비율로 분주하기 위한 분주기(480)가 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(dll)회로에 구비된 이유는, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(dll)회로에서 소모되는 전력의 양을 줄이기 위함이다.
즉, 기준클록(refclk)은 피드백 클록(feedback_clk)과 위상을 비교하는 동작 등을 통해 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(dll)회로의 동작을 제어하기 위해 사용되는데, 이때, 외부에서 입력되는 소스 클록(clk, clkb)이 고주파수이면 기준클록(refclk)과 피드백 클록(feedback_clk)도 고주파수이며, 기준클록(refclk)과 피드백 클록(feedback_clk)의 위상을 비교함에 있어 기준클록(refclk)과 피드백 클록(feedback_clk)이 고주파수이면 고주파수일수록 더 많은 양의 전력을 소모하는 문제가 발생한다. 따라서, 외부에서 입력되는 소스 클록(clk, clkb)의 주파수가 고속이더라도 이를 분주한 분주기준클록(refclk_clk)을 이용하여 위상을 비교하는 동작을 수행함으로써 소비되는 전력의 양을 줄이는 방법을 사용한다.
상기와 같은 이유로 인해 정 소스 클록(clk)의 클록에지에 대응된 기준클록(refclk)을 바로 사용하여 위상을 비교하지 않고, 중간에 분주기(480)를 구비하여 기준클록(refclk)을 예정된 비율로 분주한 분주기준클록(refclk_div)을 사용하여 위상을 비교한다. 이때, 예정된 비율은 1/N(N은 2보다 큰 자연수)이며, 보통 N은 4 또는 8이 된다.
그리고, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상을 비교하기 위한 위상비교부(420)는, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상 차이가 얼마나 되는지에 따라 출력되는 비교신호(phase_comp)의 값을 다르게 함으로써 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로의 동작을 제어한다.
예컨대, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상 차이가 예정된 범위를 벗어나 상대적으로 큰 차이가 나면, 비교신호(phase_comp)의 제1신호 값을 변화시킴으로써 패스트(fast) 모드 동작을 수행할 수 있도록 한다.
또한, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상 차이가 예정된 범위를 벗어나 상대적으로 작은 차이가 나면, 비교신호(phase_comp)의 제2신호 값을 변화시킴으로써 노말(normal) 모드 동작을 수행할 수 있도록 한다.
그리고, 분주기준클록(refclk_div)의 위상과 피드백 클록(feedback_clk)의 위상 차이가 예정된 범위를 벗어나지 않게 되면, 비교신호(phase_comp)의 제3신호 값을 변화시킴으로써 파인(fine) 모드 동작을 수행할 수 있도록 한다.
상기와 같은 위상비교부(420)의 동작에 대해서 클록지연부(440)는, 패스트(fast) 모드에서는 비교신호(phase_comp)의 제1신호 값이 변화하는 것에 대응하여 지연유닛그룹단위로 제1내부클록(rclk)과 제2내부클록(fclk) 및 분주기준클록(refclk_div)의 위상을 지연시키는 동작을 수행한다. 이때, 지연유닛그룹은 다수의 제1지연유닛을 예정된 개수씩 그룹화한 것을 포함하고 다수의 제2지연유닛을 예정된 개수씩 그룹화한 것도 포함한다.
그리고, 노말(normal) 모드에서는 비교신호(phase_comp)의 제2신호 값이 변화하는 것에 대응하여 제1지연유닛단위 또는 제2지연유닛단위로 제1내부클록(rclk)과 제2내부클록(fclk) 및 분주기준클록(refclk_div)의 위상을 지연시키는 동작을 수행한다.
또한, 파인(fine) 모드에서는 비교신호(phase_comp)의 제3신호 값이 변화하는 것에 대응하여 제1지연유닛에 대응하는 지연량을 예정된 개수로 쪼갠 지연량만 큼씩 또는 제2지연유닛에 대응하는 지연량을 예정된 개수로 쪼갠 지연량만큼씩 제1내부클록(rclk)과 제2내부클록(fclk) 및 분주기준클록(refclk_div)의 위상을 지연시키는 동작을 수행한다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부에 구비된 지연부을 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부(440)에 구비된 지연부(442, 444, 446)는 두 가지 구성을 가질 수 있다.
첫 번째 구성은, 다수개씩 직렬연결된 제1지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8) 및 제2지연유닛(DU9, DU10, DU11, DU12)을 구비하며 지연제어신호(delay_con)에 응답하여 예정된 순서대로 홀수개씩 선택되는 지연유닛을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연시키기 위한 제1지연라인(500)과, 다수개씩 직렬연결된 제1지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8) 및 제2지연유닛(DU9, DU10, DU11, DU12)을 구비하며 지연제어신호(delay_con)에 응답하여 예정된 순서대로 짝수개씩 선택되는 지연유닛을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연시키기 위한 제2지연라인(520), 및 제1지연라인(500)에서 출력되는 클록(DU_clk_1)의 위상과 제2지연라인(520)에서 출력되는 클록(DU_clk_2)의 위상을 지연제어신호(delay_con)에 대응하는 비율로 혼합하기 위한 위상혼합부(540)을 구비한다.
여기서, 위상혼합부(540)는, 지연제어신호(delay_con)에 대응하여 변화하는 구동력으로 제1지연라인(500)에서 출력되는 클록(DU_clk_1)을 반전구동하여 출력노드(OUT_NODE)에 인가하기 위한 제1반전구동부(542)와, 지연제어신호(delay_con)에 대응하여 변화하는 구동력으로 제2지연라인(520)에서 출력되는 클록(DU_clk_2)을 반전구동하여 출력노드(OUT_NODE)에 인가하기 위한 제2반전구동부(544), 및 출력노드(OUT_NODE)에 실린 클록을 예정된 구동력으로 반전구동하기 위한 제3반전구동부(546)을 구비한다.
두 번째 구성은, 도 4에서 도시한 지연부A(4422, 4442, 4462)에 대응하는 구성과 지연부B(4424, 4444, 4464)에 대응하는 구성으로 나누어지는데, 먼저 지연부A(4422, 4442, 4462)에 대응하는 구성을 살펴보면, 직렬연결된 다수개의 제1지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8)을 구비하며, 노말(normal) 동작에서 지연제어신호(delay_con)에 응답하여 예정된 순서대로 홀수개씩 선택되는 지연유닛을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)의 위상을 지연시키기 위한 제1지연라인(504)과, 직렬연결된 다수개의 제1지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8)을 구비하며, 노말(normal) 동작에서 지연제어신호(delay_con)에 응답하여 예정된 순서대로 짝수개씩 선택되는 지연유닛을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)의 위상을 지연시키기 위한 제2지연라인(524), 및 파인(fine) 동작 에서 제1지연라인(504)에서 출력된 클록(DU_clk_1) 제2지연라인(524)에서 출력된 클록(DU_clk_2)의 위상을 지연제어신호(delay_con)에 대응하는 비율로 혼합하기 위한 위상혼합부(540)을 구비한다.
그리고, 지연부B(4424, 4444, 4464)에 대응하는 구성을 살펴보면, 직렬연결된 다수개의 제2지연유닛(DU9, DU10, DU11, DU12)을 구비하며, 노말(normal) 동작에서 지연제어신호(delay_con)에 응답하여 예정된 순서대로 홀수개씩 선택되는 지연유닛을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)의 위상을 지연시키기 위한 제1지연라인(502)과, 직렬연결된 다수개의 제2지연유닛(DU9, DU10, DU11, DU12)을 구비하며, 노말(normal) 동작에서 지연제어신호(delay_con)에 응답하여 예정된 순서대로 짝수개씩 선택되는 지연유닛을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)의 위상을 지연시키기 위한 제2지연라인(522), 및 파인(fine) 동작에서 제1지연라인(502)에서 출력된 클록(DU_clk_1) 제2지연라인(522)에서 출력된 클록(DU_clk_2)의 위상을 지연제어신호(delay_con)에 대응하는 비율로 혼합하기 위한 위상혼합부(540)을 구비한다.
여기서, 위상혼합부(540)는, 지연부A(4422, 4442, 4462)와 지연부B(4424, 4444, 4464)가 공유하는 구성으로써 지연제어신호(delay_con)에 대응하여 변화하는 구동력으로 제1지연라인(504, 524)에서 출력되는 클록(DU_clk_1)을 반전구동하여 출력노드(OUT_NODE)에 인가하기 위한 제1반전구동부(542)와, 지연제어신호(delay_con)에 대응하여 변화하는 구동력으로 제2지연라인(502, 522)에서 출력되 는 클록(DU_clk_2)을 반전구동하여 출력노드(OUT_NODE)에 인가하기 위한 제2반전구동부(544), 및 출력노드(OUT_NODE)에 실린 클록을 예정된 구동력으로 반전구동하기 위한 제3반전구동부(546)을 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부(440)에 구비된 지연부(442, 444, 446)의 동작을 살펴보면 다음과 같다. 참고로, 여기서는 첫 번째 구성을 기준으로 설명하도록 하겠다.
먼저, 제1지연라인(500)은, 지연제어신호(delay_con)에 응답하여 다수개씩 직렬연결된 제1지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8) 및 제2지연유닛(DU9, DU10, DU11, DU12) 중 홀수 번째 지연유닛(DU1, DU3, DU5, DU7, DU9, DU11)이 예정된 순서대로 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 도면에 표시된 ① 또는 ③ 또는 ⑤ 또는 ⑦ 또는 ⑨ 또는 ⑪ 지점만큼 지연하여 출력한다.
이때, 예정된 순서는 클록지연부(440)의 동작 모드에 따라 달라지는데, 먼저, 패스트(fast) 모드에서는, 제1지연라인(500)에 구비된 홀수 번째 지연유닛(DU1, DU3, DU5, DU7, DU9, DU11) 중 ① 지점에 대응하는 제1지연유닛(DU1)이 먼저 선택되고 그 이후에 ⑤ 지점에 대응하는 제5지연유닛(DU5)이 선택되며 그 이후에 ⑨ 지점에 대응하는 제9지연유닛(DU9)가 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 ① 지점에 대 응하는 <1/2 × 제1지연유닛>의 지연량 또는 ⑤ 지점에 대응하는 <(4 + 1/2) × 제1지연유닛>의 지연량 또는 ⑨ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <1/2 × 제2지연유닛>의 지연량을 합한 지연량만큼 지연하여 출력한다.
그리고, 노말(normal) 모드에서는, 제1지연라인(500)에 구비된 홀수 번째 지연유닛(DU1, DU3, DU5, DU7, DU9, DU11) 중 ① 지점에 대응하는 제1지연유닛(DU1)이 먼저 선택되고 그 이후에 ③ 지점에 대응하는 제3지연유닛(DU3)이 선택되고 그 이후 ⑤ 지점에 대응하는 제5지연유닛(DU5)이 선택되고 그 이후 ⑦ 지점에 대응하는 제7지연유닛(DU7)이 선택되고 그 이후 ⑨ 지점에 대응하는 제9지연유닛(DU9)이 선택되며 그 이후에 ⑪지점에 대응하는 제11지연유닛(DU11)이 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 ① 지점에 대응하는 <1/2 × 제1지연유닛>의 지연량 또는 ③ 지점에 대응하는 <(2 + 1/2) × 제1지연유닛>의 지연량 또는 ⑤ 지점에 대응하는 <(4 + 1/2) × 제1지연유닛>의 지연량 또는 ⑦ 지점에 대응하는 <(6 + 1/2) × 제1지연유닛>의 지연량 또는 ⑨ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <1/2 × 제2지연유닛>의 지연량을 합한 지연량 또는 ⑪ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <(2 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량만큼 지연하여 출력한다.
그리고, 파인(fine) 모드에서는, 제1지연라인(500)에 구비된 홀수 번째 지연유닛(DU1, DU3, DU5, DU7, DU9, DU11) 중 노말(normal) 모드에서 선택되었던 지연유닛이 그대로 유지된 상태로 변화가 없다. 이 상태에서는 위상혼합부(540)의 동작 을 통해 입력받은 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 제1지연유닛에 대응하는 지연량 또는 제2지연유닛에 대응하는 지연량보다 작은 지연량 단위로 지연시키는데 좀 더 자세한 사항은 위상혼합부(540)의 동작을 설명할 때 언급하도록 하겠다.
그리고, 제2지연라인(520)은, 지연제어신호(delay_con)에 응답하여 다수개씩 직렬연결된 제1지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8) 및 제2지연유닛(DU9, DU10, DU11, DU12) 중 짝수 번째 지연유닛(DU2, DU4, DU6, DU8, DU10, DU12)이 예정된 순서대로 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 도면에 표시된 ② 또는 ④ 또는 ⑥ 또는 ⑧ 또는 ⑩ 또는 ⑫ 지점만큼 지연하여 출력한다.
이때, 예정된 순서는 클록지연부(440)의 동작 모드에 따라 달라지는데, 먼저, 패스트(fast) 모드에서는, 제2지연라인(520)에 구비된 짝수 번째 지연유닛(DU2, DU4, DU6, DU8, DU10, DU12) 중 ② 지점에 대응하는 제2지연유닛(DU2)이 먼저 선택되고 그 이후 ⑥ 지점에 대응하는 제6지연유닛(DU6)이 선택되고 그 이후에 ⑩ 지점에 대응하는 제10지연유닛(DU10)이 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 ② 지점에 대응하는 <(1 + 1/2) × 제1지연유닛>의 지연량 또는 ⑥ 지점에 대응하는 <(5 + 1/2) × 제1지연유닛>의 지연량 또는 ⑩ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <(1 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량만큼 지연하여 출력한다.
그리고, 노말(normal) 모드에서는, 제2지연라인(520)에 구비된 짝수 번째 지연유닛(DU2, DU4, DU5, DU6, DU8, DU10) 중 ② 지점에 대응하는 제2지연유닛(DU2)이 먼저 선택되고 그 이후에 ④ 지점에 대응하는 제4지연유닛(DU4)이 선택되고 그 이후 ⑥ 지점에 대응하는 제6지연유닛(DU6)이 선택되고 그 이후 ⑧ 지점에 대응하는 제8지연유닛(DU8)이 선택되고 그 이후 ⑩ 지점에 대응하는 제10지연유닛(DU10)이 선택되며 그 이후에 ⑫ 지점에 대응하는 제12지연유닛(DU12)이 선택된다. 즉, 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 입력받아 ② 지점에 대응하는 <(1 + 1/2) × 제1지연유닛>의 지연량 또는 ④ 지점에 대응하는 <(3 + 1/2) × 제1지연유닛>의 지연량 또는 ⑥ 지점에 대응하는 <(5 + 1/2) × 제1지연유닛>의 지연량 또는 ⑧ 지점에 대응하는 <(7 + 1/2) × 제1지연유닛>의 지연량 또는 ⑩ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <(1 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량 또는 ⑫ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <(3 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량만큼 지연하여 출력한다.
그리고, 파인(fine) 모드에서는, 제2지연라인(520)에 구비된 짝수 번째 지연유닛(DU2, DU4, DU6, DU8) 중 노말(normal) 모드에서 선택되었던 지연유닛이 그대로 유지된 상태로 변화가 없다. 이 상태에서는 위상혼합부(540)의 동작을 통해 입력받은 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 제1지연유닛에 대응하는 지연량 또는 제2지연유닛에 대응하는 지연량보다 작은 지연량 단위로 지연시키는데 좀 더 자세한 사항은 위상혼합부(540)의 동작을 설명할 때 언급하도록 하겠다.
그리고, 위상혼합부(540)는, 지연제어신호(delay_con)에 대응하는 비율로 제1지연라인(500)에서 출력되는 클록(DU_clk_1)의 위상과 제2지연라인(520)에서 출력되는 클록(DU_clk_2)의 위상을 혼합한다.
이때, 지연제어신호(delay_con)에 대응하는 비율은 클록지연부(440)의 동작 모드에 따라 달라지는데, 먼저, 패스트(fast) 모드 및 노말(normal) 모드에서는, 제1지연라인(500)에서 출력되는 클록(DU_clk_1)의 위상과 제2지연라인(520)에서 출력되는 클록(DU_clk_2)의 위상을 같은 비율로 혼합한다.
예컨대, 제1지연라인(500)에서 출력된 클록(DU_clk_1)의 위상이 ③ 지점에 대응하는 <(1 + 1/2) × 제1지연유닛>의 지연량만큼 지연되어 출력되는 상태이고, 제2지연라인(520)에서 출력된 클록(DU_clk_2)의 위상이 ④ 지점에 대응하는 <(3 + 1/2) × 제1지연유닛>의 지연량만큼 지연되어 출력되는 상태이면, 위상혼합부(540)에서 출력되는 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)은 ③ 지점과 ④ 지점 사이의 가운데 지점에 대응하는 <3 × 제1지연유닛>의 지연량만큼 지연되어 출력된다.
마찬가지로, 제1지연라인(500)에서 출력된 클록(DU_clk_1)의 위상이 ⑪ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <(2 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량만큼 지연되어 출력되는 상태이고, 제2지연라인(520)에서 출력된 클록(DU_clk_2)의 위상이 ⑩ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <(1 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량만큼 지연되어 출력되는 상태이면, 위상혼합부(540)에서 출력되는 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)은 ⑩ 지점과 ⑪ 지점 사이의 가운데 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <2 × 제2지연유닛>의 지연량을 합한 지연량만큼 지연하여 출력된다.
그리고, 파인(fine) 모드에서는, 지연제어신호(delay_con)에 대응하여 변화하는 비율로 제1지연라인(500)에서 출력되는 클록(DU_clk_1)의 위상과 제2지연라인(520)에서 출력되는 클록(DU_clk_2)의 위상을 혼합한다.
예컨대, 제1지연라인(500)에서 출력된 클록(DU_clk_1)의 위상이 ③ 지점에 대응하는 <(1 + 1/2) × 제1지연유닛>의 지연량만큼 지연되어 출력되는 상태이고, 제2지연라인(520)에서 출력된 클록(DU_clk_2)의 위상이 ④ 지점에 대응하는 <(3 + 1/2) × 제1지연유닛>의 지연량만큼 지연되어 출력되는 상태에서라도, 지연제어신호(delay_con)에 대응하는 비율이 제1지연라인(500)에서 출력된 클록(DU_clk_1)을 75%로 하고 제2지연라인(520)에서 출력된 클록(DU_clk_2)을 25%로 하면, 위상혼합부(540)에서 출력되는 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)은 ③ 지점과 ④ 지점 사이의 1/4 지점에 대응하는 <(2 + 1/4) × 제1지연유닛>의 지연량만큼 지연하여 출력된다.
같은 상태에서, 지연제어신호(delay_con)에 대응하는 비율이 제1지연라인(500)에서 출력된 클록(DU_clk_1)을 25%로 하고 제2지연라인(520)에서 출력된 클록(DU_clk_2)을 75%로 하면, 위상혼합부(540)에서 출력되는 지연된 제1내부클록 또 는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)은 ③ 지점과 ④ 지점 사이의 3/4 지점에 대응하는 <(3 + 1/4) × 제1지연유닛>의 지연량만큼 지연하여 출력된다.
전술한 바와 같이 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로는 동작 모드에 따라 지연제어신호(delay_con)를 적절히 제어함으로써 제1지연유닛에 대응하는 지연량 또는 제2지연유닛에 대응하는 지연량보다 작은 단위의 지연량도 선택할 수 있다.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부에 구비된 지연부의 동작을 도면이다.
도 6을 참조하면, 도 5에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)의 구성요소 중 클록지연부(440)에 구비된 지연부(442, 444, 446)에 서로 다른 주파수를 갖는 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 입력되는 것을 알 수 있다.
먼저, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 상대적으로 저주파수인 경우(Low Freg. Lock)를 살펴보면, 분주기준클록(refclk_div) 및 피드백 클록(feedback_clk)의 주기가 상대적으로 큰 것을 알 수 있다. 따라서, 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 상대적으로 클 수밖에 없다.
이로 인해, 클록지연부(440)에 구비된 지연부(442, 444, 446)에서는 입력받은 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 상대적으로 많이 지연하여 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)로서 출력하는 것을 알 수 있다.
구체적으로, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 직렬연결된 다수개의 제1지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8)에 대응하는 지연량보다 큰 값이므로 직렬연결된 다수개의 제2지연유닛(DU9, DU10, DU11, DU12)에 속한 어느 하나의 지점이 선택된다.
따라서, 클록지연부(440)의 구성요소 중 지연부(442, 444, 446)에 구비된 제1지연라인(500)은, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 ⑪ 지점에 대응하는 지연량보다 작고 ⑨ 지점에 대응하는 지연량보다 크되 제 ⑪ 지점에 대응하는 지연량에 더 가까우므로 패스트(fast) 모드에서 ⑨ 지점이 선택되고, 노말(normal) 모드에서는 ⑪ 지점이 선택된다.
또한, 클록지연부(440)의 구성요소 중 지연부(442, 444, 446)에 구비된 제2지연라인(520)은, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 ⑫ 지점에 대응하는 지연량보다 작고 ⑩ 지점에 대응하는 지연량보다 크되 제 ⑩ 지점에 대응하는 지연량에 더 가까우므로 패스트(fast) 모드에서 ⑩ 지점이 선택되고, 노말(normal) 모드에서도 ⑩ 지점이 선택된다.
그리고, 클록지연부(440)의 구성요소 중 지연부(442, 444, 446)에 구비된 클록혼합부(540)는, 파인(fine) 모드에서 제1지연라인(500)이 노말(normal) 모드에서 선택한 ⑪ 지점에 대응하는 지연량과 제2지연라인(520)이 노말(normal) 모드에서 선택한 ⑩ 지점에 대응하는 지연량 사이를 예정된 개수로 쪼갠 지연량만큼씩 - 도면에서는 1/4만큼씩 - 지연제어신호(delay_con)에 대응하는 만큼 이동시키는 동작을 통해 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연시킨다.
이때, 클록혼합부(540)의 파인(fine) 모드 동작으로 인한 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량은 ⑪ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <(2 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량과 ⑩ 지점에 대응하는 <8 × 제1지연유닛>의 지연량과 <(1 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량 사이에서 <1/4 × 제2지연유닛>에 대응하는 지연량만큼씩 변동할 수 있다.
이때, 제2지연유닛에 대응하는 지연량이 제1지연유닛에 대응하는 지연량보다 상대적으로 큰 편이라고 하더라도 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 가질 수 있는 최대값 - <8 × 제1지연유닛>의 지연량과 <(1 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량 - 과 최소값 - <8 × 제1지연유닛>의 지연량과 <(2 + 1/2) × 제2지연유닛>의 지연량을 합한 지연량 - 에 대비하면 클록혼합부(540)의 파인(fine) 모드 동작으로 인해 변동가능한 지연량 - <1/4 × 제2지연유닛>에 대응하는 지연량 - 은 상대적으로 작은 편이다.
따라서, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 상대적으 로 저주파수인 경우(Low Freg. Lock)에는 클록혼합부(540)의 파인(fine) 모드 동작을 통해 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 충분히 세밀하게 조절될 수 있다.
그리고, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 상대적으로 고주파수인 경우(High Freg. Lock)를 살펴보면, 분주기준클록(refclk_div) 및 피드백 클록(feedback_clk)의 주기가 상대적으로 작다. 따라서, 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 상대적으로 작을 수밖에 없다.
이로 인해, 클록지연부(440)에 구비된 지연부(442, 444, 446)는 입력받은 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 상대적으로 조금 지연하여 지연된 제1내부클록 또는 지연된 제2내부클록 또는 지연된 분주기준클록(rclk_delay, fclk_delay, refclk_div_delay)로서 출력하는 것을 알 수 있다.
구체적으로, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 직렬연결된 다수개의 제1지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8)에 대응하는 지연량보다 작은 값이므로 직렬연결된 다수개의 제1지연유닛(DU1, DU2, DU3, DU4, DU5, DU6, DU7, DU8)에 속한 어느 하나의 지점이 선택된다.
따라서, 클록지연부(440)의 구성요소 중 지연부(442, 444, 446)에 구비된 제1지연라인(500)은, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 ⑤ 지점에 대응하는 지연량보다 작고 ③ 지점에 대응하는 지연량보다 크되 ③ 지점에 대응하는 지연량에 더 가까우므로 패스트(fast) 모드에서 ① 지점이 선택되고, 노말(normal) 모드에서는 ③ 지점이 선택된다.
또한, 클록지연부(440)의 구성요소 중 지연부(442, 444, 446)에 구비된 제2지연라인(520)은, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 ④ 지점에 대응하는 지연량보다 작고 ② 지점에 대응하는 지연량보다 크되 제 ④ 지점에 대응하는 지연량에 더 가까우므로 패스트(fast) 모드에서 ② 지점이 선택되고, 노말(normal) 모드에서는 ④ 지점이 선택된다.
그리고, 클록지연부(440)의 구성요소 중 지연부(442, 444, 446)에 구비된 클록혼합부(540)는, 제1지연라인(500)이 노말(normal) 모드에서 선택된 ③ 지점에 대응하는 지연량과 제2지연라인(520)이 노말(normal) 모드에서 선택된 ④ 지점에 대응하는 지연량 사이를 예정된 개수로 쪼갠 지연량만큼씩 - 도면에서는 1/4만큼씩 - 지연제어신호(delay_con)에 대응하는 만큼 이동시켜 제1내부클록 또는 제2내부클록 또는 분주기준클록(rclk or fclk or refclk_div)을 지연시킨다.
이때, 클록혼합부(540)의 파인(fine) 모드 동작으로 인한 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량은 ③ 지점에 대응하는 <(2 + 1/2) × 제1지연유닛>의 지연량과 ④ 지점에 대응하는 <(3 + 1/2) × 제1지연유닛>의 지연량 사이에서 <1/4 × 제1지연유닛>에 대응하는 지연량만큼씩 변동할 수 있다.
여기서, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 가질 수 있는 최대값 - <(3 + 1/2) × 제1지연유닛>에 대응하는 지연량 - 과 최소값 - <(2 + 1/2) × 제1지연유닛>에 대응하는 지연량 - 에 대비하면 클록혼합부(540)의 파인(fine) 모드 동작으로 인해 변동가능한 지연량 - <1/4 × 제1지연유닛>에 대응하는 지연량 - 은 상대적으로 작은 편이다.
따라서, 분주기준클록(refclk_div)과 피드백 클록(feedback_clk)이 상대적으로 고주파수인 경우(High Freg. Lock)에도 클록혼합부(540)의 파인(fine) 모드 동작을 통해 지연고정동작을 수행하기 위한 분주기준클록(refclk_div)과 피드백 클록(feedback_clk) 사이의 지연량이 충분히 세밀하게 조절될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 서로 다른 지연량을 갖는 지연유닛이 동시에 포함된 지연라인을 구비함으로써, 지연라인에 포함된 지연유닛 중 선택되는 지연유닛이 반도체 소자의 동작주파수에 따라 서로 다르게 할 수 있다. 즉, 반도체 소자의 동작주파수에 대응하여 조절가능한 지연량의 변동폭이 변화하도록 할 수 있다.
이로 인해, 반도체 소자의 동작주파수가 고주파수인 경우에도 지연고정동작으로 통해 출력되는 클록에서 큰 값을 갖는 지터(jitter)가 발생하는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명의 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 본 발명의 실시예에서 지연라인에 포함된 지연유닛의 개수는 도면에 도시된 것과 다를 수 있다. 즉, 지연라인에 포함된 지연유닛의 개수가 도면에 도시된 지연유닛의 개수보다 더 많은 경우와 더 적은 경우도 본 발명의 범주에 포함된다.
도 1은 종래기술에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)회로의 구성을 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부에 구비된 지연부을 상세히 도시한 회로도.
도 3은 도 2에 도시된 종래기술에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부에 구비된 지연부의 동작에 따른 문제점을 도시한 도면.
도 4는 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부에 구비된 지연부을 상세히 도시한 회로도.
도 6은 도 5에 도시된 본 발명의 실시예에 따른 레지스터 제어형 지연고정루프(Register Controlled DLL)의 구성요소 중 클록지연부에 구비된 지연부의 동작을 도면.
*도면의 주요부분에 대한 부호의 설명
100, 400 : 클록버퍼링부 120, 420 : 위상비교부
140, 440 : 클록지연부 160, 460 : 지연복제모델부
180, 480 : 분주기 142, 442 : 제1지연부
144, 444 : 제2지연부 146, 446 : 더미 지연부
148, 448 : 지연제어부 200, 500 : 제1지연라인
220, 520 : 제2지연라인 240, 540 : 위상혼합부

Claims (18)

  1. 소스 클록과 피드백 클록의 위상을 비교하기 위한 위상비교수단;
    상기 위상비교수단의 출력신호에 응답하여 상기 소스 클록의 클록에지에 대응된 내부클록의 위상을 지연시키되, 예정된 지연량에 도달할 때까지는 제1지연유닛단위로 지연시키고, 상기 예정된 지연량에 도달한 이후에는 제2지연유닛 - 상기 제1지연유닛보다 큰 지연량을 가짐 - 단위로 지연시키기 위한 클록지연수단; 및
    상기 클록지연수단의 출력클록에 상기 소스 클록의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델수단
    을 구비하는 레지스터 제어형 지연고정루프회로.
  2. 제1항에 있어서,
    상기 클록지연수단은,
    상기 소스 클록과 상기 피드백 클록의 위상차이가 예정된 범위보다 클 때 상기 내부클록의 위상을 상기 제1 또는 제2지연유닛단위로 지연시키는 노말 동작을 수행하고, 예정된 범위보다 작을 때 상기 내부클록의 위상을 상기 제1 또는 제2지연유닛에 대응하는 지연량을 예정된 개수로 쪼갠 지연량만큼씩 지연시키는 파인 동작을 수행하는 것을 특징으로 하는 래지스터 제어형 지연고정루프회로.
  3. 제2항에 있어서,
    상기 클록지연수단은,
    상기 제1지연유닛단위로 지연시킴으로써 상기 소스 클록과 상기 피드백 클록의 위상차이가 예정된 범위보다 작아져 상기 노말 동작이 종료되는 경우, 상기 제1지연유닛에 대응하는 지연량을 예정된 개수로 쪼갠 지연량만큼씩 상기 내부클록의 위상을 지연시키는 상기 파인 동작을 수행하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  4. 제2항에 있어서,
    상기 제1지연유닛단위로 지연시키는 것에 이어서 상기 제2지연유닛단위로 지연시킴으로써 상기 소스 클록과 상기 피드백 클록의 위상차이가 예정된 범위보다 작아져 상기 노말 동작이 종료되는 경우, 상기 제2지연유닛에 대응하는 지연량을 예정된 개수로 쪼갠 지연량만큼씩 상기 내부클록의 위상을 지연시키는 상기 파인 동작을 수행하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  5. 제2항에 있어서,
    상기 클록지연수단은,
    다수개씩 직렬연결된 상기 제1지연유닛 및 상기 제2지연유닛을 구비하며, 상기 노말 동작에서 상기 위상비교수단의 출력신호에 응답하여 예정된 순서대로 홀수개씩 선택되는 지연유닛을 통해 상기 내부클록을 지연시키기 위한 제1지연라인;
    다수개씩 직렬연결된 상기 제1지연유닛 및 상기 제2지연유닛을 구비하며, 상기 노말 동작에서 상기 위상비교수단의 출력신호에 응답하여 예정된 순서대로 짝수개씩 선택되는 지연유닛을 통해 상기 내부클록을 지연시키기 위한 제2지연라인; 및
    상기 파인 동작에서 상기 제1지연라인에서 출력된 클록과 상기 제2지연라인에서 출력된 클록의 위상을 상기 위상비교수단의 출력신호에 대응하는 비율로 혼합하기 위한 위상혼합부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  6. 제5항에 있어서,
    상기 위상혼합부는,
    상기 위상비교수단의 출력신호에 대응하여 변화하는 구동력으로 상기 제1지연라인에서 출력된 클록을 반전구동하여 출력노드에 인가하기 위한 제1반전구동부;
    상기 위상비교수단의 출력신호에 대응하여 변화하는 구동력으로 상기 제2지연라인에서 출력된 클록을 반전구동하여 상기 출력노드에 인가하기 위한 제2반전구동부; 및
    상기 출력노드에 실린 클록을 예정된 구동력으로 반전구동하기 위한 제3반전구동부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  7. 소스 클록과 피드백 클록의 위상을 비교하기 위한 위상비교수단;
    예정된 제1동작구간에서 상기 위상비교수단의 출력신호에 응답하여 상기 소스 클록의 클록에지에 대응된 내부클록의 위상을 제1지연유닛단위로 지연시키기 위한 제1클록지연수단;
    상기 제1동작구간 이후의 예정된 제2동작구간에서 상기 위상비교수단의 출력신호에 응답하여 상기 소스 클록의 클록에지에 대응된 내부클록의 위상을 제2지연유닛 - 상기 제1지연유닛보다 큰 지연량을 가짐 - 단위로 지연시키기 위한 제2클록지연수단; 및
    상기 제1클록지연수단의 출력클록 또는 제2클록지연수단의 출력클록에 상기 소스 클록의 실제 지연조건을 반영하여 상기 피드백 클록으로서 출력하기 위한 지연복제모델수단
    을 구비하는 레지스터 제어형 지연고정루프회로.
  8. 제7항에 있어서,
    상기 제1클록지연수단은,
    상기 제1동작구간에서 상기 소스 클록과 상기 피드백 클록의 위상차이가 예 정된 범위보다 클 때 상기 내부클록의 위상을 제1지연유닛단위로 지연시키는 노말 동작을 수행하고, 예정된 범위보다 작을 때 상기 내부클록의 위상을 상기 제1지연유닛에 대응하는 지연량을 예정된 개수로 쪼갠 지연량만큼씩 지연시키는 파인 동작을 수행하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  9. 제7항에 있어서,
    상기 제2클록지연수단은,
    상기 제2동작구간에서 상기 소스 클록과 상기 피드백 클록의 위상차이가 예정된 범위보다 클 때 상기 내부클록의 위상을 제2지연유닛단위로 지연시키는 노말 동작을 수행하고, 예정된 범위보다 작을 때 상기 내부클록의 위상을 상기 제2지연유닛에 대응하는 지연량을 예정된 개수로 쪼갠 지연량만큼씩 지연시키는 파인 동작을 수행하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  10. 제8항에 있어서,
    상기 제1클록지연수단은,
    직렬연결된 다수개의 제1지연유닛을 구비하며, 상기 노말 동작에서 상기 위상비교수단의 출력신호에 응답하여 예정된 순서대로 홀수개씩 선택되는 지연유닛을 통해 상기 내부클록을 지연시키기 위한 제1지연라인;
    직렬연결된 다수개의 제1지연유닛을 구비하며, 상기 노말 동작에서 상기 위상비교수단의 출력신호에 응답하여 예정된 순서대로 짝수개씩 선택되는 지연유닛을 통해 상기 내부클록을 지연시키기 위한 제2지연라인; 및
    상기 파인 동작에서 상기 제1지연라인에서 출력된 클록과 상기 제2지연라인에서 출력된 클록의 위상을 상기 위상비교수단의 출력신호에 대응하는 비율로 혼합하기 위한 위상혼합부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  11. 제9항에 있어서,
    상기 제2클록지연수단은,
    직렬연결된 다수개의 제2지연유닛을 구비하며, 상기 노말 동작에서 상기 위상비교수단의 출력신호에 응답하여 예정된 순서대로 홀수개씩 선택되는 지연유닛을 통해 상기 내부클록을 지연시키기 위한 제1지연라인;
    직렬연결된 다수개의 제2지연유닛을 구비하며, 상기 노말 동작에서 상기 위상비교수단의 출력신호에 응답하여 예정된 순서대로 짝수개씩 선택되는 지연유닛을 통해 상기 내부클록을 지연시키기 위한 제2지연라인; 및
    상기 파인 동작에서 상기 제1지연라인에서 출력된 클록과 상기 제2지연라인에서 출력된 클록의 위상을 상기 위상비교수단의 출력신호에 대응하는 비율로 혼합하기 위한 위상혼합부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  12. 제10항 또는 제11항에 있어서,
    상기 위상혼합부는,
    상기 위상비교수단의 출력신호에 대응하여 변화하는 구동력으로 상기 제1지연라인에서 출력된 클록을 반전구동하여 출력노드에 인가하기 위한 제1반전구동부;
    상기 위상비교수단의 출력신호에 대응하여 변화하는 구동력으로 상기 제2지연라인에서 출력된 클록을 반전구동하여 상기 출력노드에 인가하기 위한 제2반전구동부; 및
    상기 출력노드에 실린 클록을 예정된 구동력으로 반전구동하기 위한 제3반전구동부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  13. 소스 클록과 피드백 클록의 위상을 비교하기 위한 위상비교수단;
    상기 위상비교수단의 출력신호에 응답하여 상기 소스 클록의 클록에지에 대응된 내부클록의 위상을 지연시키되, 예정된 순서대로 수행되는 다수의 동작구간에서 각각 서로 다른 지연량을 갖는 지연유닛단위로 지연시키기 위한 클록지연수단; 및
    상기 클록지연수단의 출력클록에 상기 소스 클록의 실제 지연조건을 반영하 여 상기 피드백 클록으로서 출력하기 위한 지연복제모델수단
    을 구비하는 레지스터 제어형 지연고정루프회로.
  14. 제13항에 있어서,
    상기 클록지연수단은,
    다수의 동작구간 중 상대적으로 먼저 수행되는 동작구간에서 상기 위상비교수단의 출력신호에 응답하여 상대적으로 작은 지연량을 갖는 지연유닛단위로 내부클록의 위상을 지연시키는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  15. 제13항에 있어서,
    상기 클록지연수단은,
    다수의 동작구간 중 상대적으로 나중에 수행되는 동작구간에서 상기 위상비교수단의 출력신호에 응답하여 상대적으로 큰 지연량을 갖는 지연유닛단위로 내부클록의 위상을 지연시키는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  16. 제13항에 있어서,
    상기 클록지연수단은,
    각각의 동작구간에서 상기 소스 클록과 상기 피드백 클록의 위상차이가 예정된 범위보다 클 때 상기 내부클록의 위상을 각각의 지연유닛단위로 지연시키는 노말 동작을 수행하고, 예정된 범위보다 작을 때 상기 내부클록의 위상을 각각의 지연유닛에 대응하는 지연량을 예정된 개수로 쪼갠 지연량만큼씩 지연시키는 파인 동작을 수행하는 것을 특징으로 하는 래지스터 제어형 지연고정루프회로.
  17. 제16항에 있어서,
    상기 클록지연수단은,
    다수개씩 직렬연결된 각각의 지연유닛을 구비하고, 상기 노말 동작에서 상기 위상비교수단의 출력신호에 응답하여 예정된 순서대로 홀수개씩 선택되는 지연유닛을 통해 상기 내부클록을 지연시키기 위한 제1지연라인;
    다수개씩 직렬연결된 각각의 지연유닛을 구비하고, 상기 노말 동작에서 상기 위상비교수단의 출력신호에 응답하여 예정된 순서대로 짝수개씩 선택되는 지연유닛을 통해 상기 내부클록을 지연시키기 위한 제2지연라인; 및
    상기 파인 동작에서 상기 제1지연라인에서 출력된 클록과 상기 제2지연라인에서 출력된 클록의 위상을 상기 위상비교수단의 출력신호에 대응하는 비율로 혼합하기 위한 위상혼합부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
  18. 제17항에 있어서,
    상기 위상혼합부는,
    상기 위상비교수단의 출력신호에 대응하여 변화하는 구동력으로 상기 제1지연라인에서 출력된 클록을 반전구동하여 출력노드에 인가하기 위한 제1반전구동부;
    상기 위상비교수단의 출력신호에 대응하여 변화하는 구동력으로 상기 제2지연라인에서 출력된 클록을 반전구동하여 상기 출력노드에 인가하기 위한 제2반전구동부; 및
    상기 출력노드에 실린 클록을 예정된 구동력으로 반전구동하기 위한 제3반전구동부를 구비하는 것을 특징으로 하는 레지스터 제어형 지연고정루프회로.
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