KR100927410B1 - 반도체 장치의 미세 패턴 형성 방법 - Google Patents

반도체 장치의 미세 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 미세 패턴 형성 방법에 관한 것이다. 본 발명은 기판 상에 도전막 및 하드마스크층을 형성하는 단계; 상기 하드마스크층 및 도전막을 선택적으로 식각하여 소정 패턴을 형성하는 단계; 및 상기 소정 패턴이 형성된 결과물을 플라즈마 처리하여 상기 소정 패턴의 측벽에 노출된 도전막의 표면에 플라즈마 반응에 의한 보호막을 형성하는 단계를 포함한다. 본 발명에 따르면, 식각 부산물 제거 과정에서의 금속 배선 손상을 최소화함으로써, 금속 배선의 붕괴를 방지할 수 있다. 따라서, 반도체 장치의 특성을 향상시키고, 반도체 장치의 제조 공정 수율을 증가시키며, 원가 절감을 통해 생산 단가를 낮출 수 있다. 또한, 디자인 룰을 확보하고 공정 마진을 향상시킴으로써 반도체의 집적도를 더욱 향상시킬 수 있다.
금속 배선, 미세 패턴

Description

반도체 장치의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 미세 패턴 형성 방법에 관한 것이다.
최근 반도체 소자의 집적도 향상에 따라, 좁은 면적에 더 많은 소자를 집적시키기 위하여 디자인 룰(design rule)이 급격하게 감소하고 있다. 따라서, 반도체 소자 제조 공정에 있어서, 패턴의 폭 및 간격을 감소시키 위한 미세 패턴 형성 기술이 요구된다. 특히, 비트라인, 게이트 라인, 금속 배선 등과 같은 라인 패턴의 미세화가 요구되는바, 이하, 도면을 참조하여 종래의 미세 패턴 형성 방법 및 그 문제점을 상세히 살펴본다.
도 1a 내지 도 1c는 종래기술에 따른 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판상에 하부 구조물과의 절연을 위하여 층간 절연막(100)을 형성한다. 이어서, 층간 절연 막(100)의 상부에 금속 배선용 도전막(110A) 및 하드마스크층(110B)을 형성한다. 여기서, 금속 배선용 도전막(110A)은 텅스텐(W)으로 이루어지고, 하드마스크층(110B)은 질화막으로 이루어진다.
이어서, 하드마스크층(110B)의 상부에 금속 배선을 위한 포토레지스트 패턴(120)을 형성한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(120)을 식각 베리어로 하드마스크층(110B) 및 금속 배선용 도전막(110A)을 식각함으로써, 금속 배선(110)을 형성한다.
이때, 하드마스크층(110B) 및 금속 배선용 도전막(110A)이 식각되는 과정에서 식각 부산물(polymerized residue;130)이 발생하며, 식각 부산물(130)은 금속 배선(110)이 형성된 결과물의 전면에 증착된다.
도 1c에 도시된 바와 같이, 하이드록실 아민계(Hydroxyl amine base)의 화합물을 이용하여, 상기 결과물의 전면에 증착된 식각 부산물(130)을 제거한다.
이와 같은 식각 부산물(130) 제거 과정에서, 금속 배선(110)의 측벽에 노출되는 도전막(110A)은 하이드록실 아민계 화합물과의 반응에 의해 이온화되어 손상될 수 있다. 예를 들어, 하이드록실 아민계 화합물로서 NH2OH 가스를 사용하는 경우, 텅스텐(W)으로 이루어진 도전막(110A)의 표면이 WO2 +로 이온화되어 손상된다. 따라서, 금속 배선(110)의 측벽이 손상된다.
이와 같은 금속 배선(110)의 측벽 손상은 금속 배선(110)의 폭(W)을 감소시 키므로, 금속 배선(110)의 붕괴 가능성이 증가하게 된다. 따라서, 반도체 장치의 특성이 열화되고, 반도체 장치 제조 공정의 수율이 낮아지게 된다. 특히, 50nm 이하의 디자인 룰에서의 반도체 장치 구현이 거의 불가능해진다.
도 2는 종래기술에 따른 미세 패턴 형성 방법에 의해 금속 배선이 형성된 반도체 장치의 사진을 나타낸다.
(a) 및 (b)에 도시된 바와 같이, 식각 부산물(130)을 제거하는 과정에서 금속 배선(110) 측벽에 노출되는 도전막(110A)이 손상(도면 부호 'A' 참조)될 수 있다.
이와 같이 도전막(110A)이 손상되는 경우, 금속 배선(110)의 하부 폭이 상부 폭에 비해 상대적으로 작은 값을 갖게 되므로, 금속 배선(110)은 구조적으로 불안정해진다. 이러한 경우, 금속 배선(110) 하부의 도전막(110A)이 상부의 구조물을 지탱하지 못하게 되어 금속 배선(110) 붕괴를 초래할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 미세 패턴의 측벽에 노출되는 도전막의 표면에 보호막을 형성함으로써, 미세 패턴의 손상 및 붕괴를 방지하는 반도체 장치의 미세 패턴 형성 방법을 제공하는 것을 목적으로 한다.
본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 기판 상에 도전막 및 하드마스크층을 형성하는 단계; 상기 하드마스크층 및 도전막을 선택적으로 식각하여 소정 패턴을 형성하는 단계; 및 상기 소정 패턴이 형성된 결과물을 플라즈마 처리하여 상기 소정 패턴의 측벽에 노출된 도전막의 표면에 플라즈마 반응에 의한 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 금속 배선 등의 미세 패턴의 측벽에 노출되는 도전막의 표면에 플라즈마 반응에 의한 보호막을 형성함으로써, 식각 부산물 제거 과정에서의 미세 패턴 손상을 최소화할 수 있다. 따라서, 미세 패턴의 붕괴를 방지할 수 있 으며, 이를 통해 반도체 장치의 특성을 향상시키고, 반도체 장치의 제조 공정 수율을 증가시키며, 원가 절감을 통해 생산 단가를 낮출 수 있다.
또한, 50nm 이하의 디자인 룰에서 미세 패턴 형성을 가능하게 함으로써, 디자인 룰을 확보하고 공정 마진을 향상시킴으로써 반도체집적도를 더욱 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 본 명세서에서는 미세 패턴의 일 실시예로서 금속 배선 형성 방법에 대하여 설명한다. 그러나, 이는 설명의 편의를 위한 것 일뿐 본 발명이 이에 한정되는 것은 아니며, 본 발명은 비트 라인, 게이트 라인, 금속 배선 등과 같은 라인 패턴 뿐만 아니라 반도체 장치에 구비되는 다양한 종류의 미세 패턴에 대하여 폭넓게 적용될 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판상에 하부 구조물과의 절연을 위하여 층간 절연막(300)을 형성한다. 이어서, 층간 절연막(300)의 상부에 금속 배선용 도전막(310A) 및 하드마스크층(310B)을 형성한다.
여기서, 층간 절연막(300)은 BPSG(Boron Phosphorus Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate)로 이루어지고, 금속 배선용 도전막(310A)은 텅스텐(W)으로 이루어지고, 하드마스크층(310B)은 질화막으로 이루어지는 것이 바람직하다.
이어서, 하드마스크층(310B)의 상부에 금속 배선을 위한 포토레지스트 패턴(320)을 형성한다.
도 3b에 도시된 바와 같이, 포토레지스트 패턴(320)을 식각 베리어로 하드마스크층(310B) 및 금속 배선용 도전막(310A)을 식각함으로써, 금속 배선(310)을 형성한다.
이와 같은, 하드마스크층(310B) 및 금속 배선용 도전막(310A)의 식각 과정은 MERIE(Magnetically Enhanced Reactive Ion Etch) 타입, TCP(Transformer Coupled Plasma) 타입 또는 ICP(Inductively Coupled Plasma) 타입의 플라즈마 소스 장비에 의해 형성된 플라즈마 가스를 이용하여 수행될 수 있으며, 플라즈마 가스가 직진성을 나타내도록 한다.
예를 들어, 하드마스크층(310B)은 MERIE(Magnetically Enhanced Reactive Ion Etch) 타입의 플라즈마 소스 장비에 의해 형성된 CHxFy 플라즈마 가스 또는 O2 플라즈마 가스를 이용하여 식각하되, 플라즈마 소스 장비의 전력은 500 내지 700W으로 설정하고, 압력은 40mT 이상으로 설정하는 것이 바람직하다.
특히, CHxFy 가스, O2 가스 및 Ar 가스를 이용하되, CHxFy 가스의 유량은 50 내지 100sccm으로 설정하고, O2 가스의 유량은 5 내지 50sccm으로 설정하고, Ar 가스의 유량은 50 내지 500sccm으로 설정하는 것이 바람직하며, CHxFy 가스:O2 가스:Ar 가스를 90sccm:16sccm:100sccm으로 사용하는 것이 더욱 바람직하다. 이를 통해 하드마스크층(310B)의 측벽을 버티컬(vertical)하게 식각할 수 있다.
또한, 금속 배선용 도전막(310A)은 TCP(Transformer Coupled Plasma) 타입 또는 ICP(Inductively Coupled Plasma) 타입의 플라즈마 소스 장비에 의해 형성된 SFx 플라즈마 가스, N2 프라즈마 가스, Cl 플라즈마 가스 또는 BCl3 플라즈마 가스를 이용하여 식각하되, 플라즈마 소스 장비에 500 내지 700W의 소스 전력과 45 내지 75 W의 바이어스 전력을 인가하고, 압력은 10mT 이하로 설정하는 것이 바람직하다.
특히, SF6 가스, N2 가스, Cl2 가스 및 BCl3 가스를 이용하되, SF6 가스의 유량은 20 내지 100sccm으로 설정하고, N2 가스의 유량은 10 내지 70sccm으로 설정하고, Cl2 가스의 유량은 20 내지 150sccm으로 설정하고, BCl3 가스의 유량은 0 내지 50sccm으로 설장하는 것이 바람직하며, SF6 가스:N2 가스:Cl2 가스:BCl3 가스를 70sccm:20sccm:110sccm:10sccm으로 사용하는 것이 더욱 바람직하다. 이를 통해 도 전막(310A)의 측벽을 버티컬(vertical)하게 식각할 수 있다.
이로써, 하부의 도전막(310A)과 상부의 하드마스크층(310B)으로 이루어진 금속 배선(310)이 형성된다. 한편, 하드마스크층(310B) 및 금속 배선용 도전막(310A)의 식각 과정에서 식각 부산물(polymerized residue;330)이 발생하게 된다.
도 3c에 도시된 바와 같이, 금속 배선(310)이 형성된 결과물을 플라즈마 처리하여, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에 플라즈마 반응에 의한 보호막(340)을 형성한다. 이를 통해, 후속 식각 부산물(330) 제거 공정에서의 금속 배선(310) 측벽 손상을 방지할 수 있다.
특히, 금속 배선(310)이 형성된 결과물을 O2 플라즈마 가스로 처리함으로써, 금속 배선(310)의 측벽에 노출된 도전막(310A)과 O2 플라즈마 가스의 반응에 의해 보호막(340)을 형성하는 것이 바람직하다. 예를 들어, 도전막(310A)으로 텅스텐(W)을 사용하는 경우, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에 산화텅스텐(WO3)막으로 이루어진 보호막(340)이 형성된다. 이하, 보호막(340) 형성의 조건을 보다 상세히 설명한다.
보호막(340)의 형성 공정은 패러데이 쉴드(Faraday Shield)가 장착된 TCP(Transformer Coupled Plasma) 타입, ICP(Inductively Coupled Plasma) 타입, MDS(Microwave Down Stream) 타입, ECR(Electron Cyclotron Resonance) 타입 또는 HELICAL 타입의 플라즈마 소스 장비에 의해 형성된 플라즈마 가스를 이용하여 수행될 수 있다.
이때, 플라즈마 소스 장비의 소스 전력 비해 바이어스 전력을 상대적으로 작게 인가하여 플라즈마 가스가 비등방성을 나타내도록 함으로써, 금속 배선(310)의 측벽에 노출된 도전막(310A)과 플라즈마 가스가 효율적으로 반응하도록 한다. 예를 들어, 소스 전력은 300 내지 1000W를 인가하고, 바이어스 전력은 300W 이하로 인가하는 것이 바람직하다.
또한, 보호막(340) 형성 과정은 높은 압력에서 수행되는 것이 바람직하며, 특히, 500mT 이상의 압력이 가해진 상태에서 플라즈마 가스와 도전막(310A)을 반응시키는 것이 더욱 바람직하다.
또한, 보호막(340) 형성 과정은 고온에서 수행됨으로써 더욱 치밀한 구조의 보호막(340)을 형성할 수 있으므로, 110 내지 400℃에서 수행되는 것이 바람직하다.
여기서, 플라즈마 가스로는 H2 플라즈마 가스, N2 플라즈마 가스 또는 O2 플라즈마 가스를 이용하되, H2 플라즈마 가스의 유량은 50 내지 500sccm으로 설정하고, N2 플라즈마 가스의 유량은 5 내지 50sccm으로 설정하고, O2 플라즈마 가스의 유량은 100 내지 1000sccm으로 설정하는 것이 바람직하다. 특히, H2 플라즈마 가스:N2 플라즈마 가스:O2 플라즈마 가스를 70sccm:5sccm:100sccm으로 사용하는 것이 더욱 바람직하다. 이를 통해, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에 효율적으로 보호막(340)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 하이드록실 아민계(Hydroxyl amine base)의 화합물을 이용하여, 상기 결과물의 전면에 증착된 식각 부산물(330)을 제거한다. 이때, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에는 보호막(340)이 형성되어 있으므로, 하이드록실 아민계의 화합물에 의해 도전막(310A)의 표면이 이온화 되는 것을 방지할 수 있다. 따라서, 도전막(310A)의 손상을 최소화할 수 있으며, 이를 통해 금속 배선(310)의 붕괴를 방지할 수 있다.
도 4는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법에 의해 금속 배선이 형성된 반도체 장치의 사진을 나타낸다.
도시된 바와 같이, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에 보호막(340)을 형성하여 식각 부산물(330) 제거 과정에서의 도전막(310A) 손상을 최소화할 수 있다. 따라서, 금속 배선(310)의 붕괴로 인한 인접한 금속 배선(310) 간의 쇼트 발생 등을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다.
도 2는 종래기술에 따른 미세 패턴 형성 방법에 의해 금속 배선이 형성된 반도체 장치의 사진을 나타낸다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다.
도 4는 본 발명의 일 실시예에 따른 미세 패턴 형성 방버벵 의해 금속 배선이 형성된 반도체 장치의 사진을 나타낸다.
[도면의 주요 부분에 대한 부호의 설명]
100: 층간 절연막, 110A: 금속 배선용 도전막, 110B: 하드마스크층, 110: 금속 배선, 120:포토레지스트 패턴, 130: 식각 부산물, A: 손상 영역, 300: 층간 절연막, 310A: 금속 배선용 도전막, 310B: 하드마스크층, 310: 금속 배선, 320:포토레지스트 패턴, 330: 식각 부산물, 340: 보호막

Claims (18)

  1. 기판 상에 도전막 및 하드마스크층을 형성하는 단계;
    상기 하드마스크층 및 도전막을 선택적으로 식각하여 소정 패턴을 형성하는 단계; 및
    상기 소정 패턴이 형성된 결과물을 플라즈마 처리하여 상기 소정 패턴의 측벽에 노출된 도전막의 표면에 플라즈마 반응에 의한 보호막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 반응에 의한 보호막 형성 단계는,
    O2 플라즈마 가스를 이용하여 수행되는
    반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 도전막은,
    텅스텐(W)으로 이루어지는
    반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 보호막은,
    산화텅스텐(WO3)막으로 이루어지는
    반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    플라즈마 반응에 의한 보호막 형성 단계는,
    비등방성을 나타내는 플라즈마 가스를 이용하여 수행되는
    반도체 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 반응에 의한 보호막 형성 단계는,
    300 내지 1000W의 소스 전력 및 300W 이하의 바이어스 전력이 인가된 플라즈마 소스 장비를 이용하여 수행되는
    반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 플라즈마 반응에 의한 보호막 형성 단계는,
    MERIE 타입, TCP 타입 또는 ICP 타입의 플라즈마 소스 장비를 이용하여 수행되는
    반도체 장치 제조 방법.
  8. 제 1 항에 있어서,
    상기 플라즈마 반응에 의한 보호막 형성 단계는,
    500mT 이상의 압력 및 110 내지 400℃의 온도에서 수행되는
    반도체 장치 제조 방법.
  9. 제 1 항에 있어서,
    상기 플라즈마 반응에 의한 보호막 형성 단계는,
    50 내지 500sccm의 H2 플라즈마 가스, 5 내지 50sccm의 N2 플라즈마 가스및 100 내지 1000sccm의 O2 플라즈마 가스를 이용하여 수행되는
    반도체 장치 제조 방법.
  10. 제 1 항에 있어서,
    상기 플라즈마 반응에 의한 보호막 형성 단계 후에,
    상기 하드마스크층 및 도전막 식각시 발생하는 식각 부산물을 제거하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  11. 제 9 항에 있어서,
    상기 식각 부산물 제거 단계는,
    하이드록실 아민계(hydroxyl amine base)의 화합물을 이용하여 수행되는
    반도체 장치 제조 방법.
  12. 제 10 항에 있어서,
    상기 하이드록실 아민계(hydroxyl amine base)의 화합물은,
    NH2OH로 이루어지는
    반도체 장치 제조 방법.
  13. 제 1 항에 있어서,
    상기 하드마스크층 및 도전막의 식각 단계는,
    직진성을 나타내는 플라즈마 가스를 이용하여 수행되는
    반도체 장치 제조 방법.
  14. 제 1 항에 있어서,
    상기 하드마스크층 식각은,
    MERIE(Magnetically Enhanced Reactive Ion Etch) 타입의 플라즈마 소스 장비를 이용하여 수행되는
    반도체 장치 제조 방법.
  15. 제 14 항에 있어서,
    상기 하드마스크층 식각은,
    CHxFy 플라즈마 가스 또는 O2 플라즈마 가스를 이용하여 수행되되, 500 내지 700W의 전력이 인가된 플라즈마 소스 장비를 이용하여 10mT 이하의 압력에서 수행되는
    반도체 장치 제조 방법.
  16. 제 1 항에 있어서,
    상기 도전막 식각은,
    TCP(Transformer Coupled Plasma) 타입 또는 ICP(Inductively Coupled Plasma) 타입의 플라즈마 소스 장비를 이용하여 수행되는
    반도체 장치 제조 방법.
  17. 제 16 항에 있어서,
    상기 도전막 식각은,
    SFx 플라즈마 가스, N2 프라즈마 가스, Cl2 플라즈마 가스 또는 BCl3 플라즈마 가스를 이용하여 수행되되, 450 내지 700W의 소스 전력 및 45 내지 75 W의 바이어스 전력이 인가된 플라즈마 소스 장비를 이용하여 10mT 이하의 압력에서 수행되는
    반도체 장치의 금속 배선 형성 방법.
  18. 제 1 항에 있어서,
    상기 소정 패턴은,
    비트 라인, 게이트 라인 또는 금속 배선인
    반도체 장치의 금속 배선 형성 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332954B2 (en) 2016-05-31 2019-06-25 Samsung Electronics Co., Ltd. Semiconductor device and manufacturing method thereof
WO2019164927A1 (en) * 2018-02-19 2019-08-29 Tokyo Electron Limited Method to achieve a sidewall etch
KR102323579B1 (ko) * 2020-12-18 2021-11-09 피에스케이 주식회사 기판 처리 방법 및 기판 처리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050059900A (ko) * 2003-12-15 2005-06-21 매그나칩 반도체 유한회사 반도체 소자 제조 방법
KR100516991B1 (ko) 2002-06-03 2005-09-22 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100516991B1 (ko) 2002-06-03 2005-09-22 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법
KR20050059900A (ko) * 2003-12-15 2005-06-21 매그나칩 반도체 유한회사 반도체 소자 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332954B2 (en) 2016-05-31 2019-06-25 Samsung Electronics Co., Ltd. Semiconductor device and manufacturing method thereof
US10937856B2 (en) 2016-05-31 2021-03-02 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device
WO2019164927A1 (en) * 2018-02-19 2019-08-29 Tokyo Electron Limited Method to achieve a sidewall etch
KR102323579B1 (ko) * 2020-12-18 2021-11-09 피에스케이 주식회사 기판 처리 방법 및 기판 처리 장치
WO2022131684A1 (ko) * 2020-12-18 2022-06-23 피에스케이 주식회사 기판 처리 방법 및 기판 처리 장치

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