KR100927410B1 - Method for forming fine pattern in semiconductor device - Google Patents

Method for forming fine pattern in semiconductor device Download PDF

Info

Publication number
KR100927410B1
KR100927410B1 KR1020080046890A KR20080046890A KR100927410B1 KR 100927410 B1 KR100927410 B1 KR 100927410B1 KR 1020080046890 A KR1020080046890 A KR 1020080046890A KR 20080046890 A KR20080046890 A KR 20080046890A KR 100927410 B1 KR100927410 B1 KR 100927410B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
plasma
device manufacturing
etching
protective film
Prior art date
Application number
KR1020080046890A
Other languages
Korean (ko)
Inventor
조용태
이해정
김은미
이경효
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080046890A priority Critical patent/KR100927410B1/en
Application granted granted Critical
Publication of KR100927410B1 publication Critical patent/KR100927410B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

PURPOSE: A method for forming a fine pattern in a semiconductor device is provided to minimize damage to a fine pattern in removing a byproduct from etching by forming a protection layer on a conductive surface exposed to the side of the fine pattern. CONSTITUTION: In a method for forming a fine pattern in a semiconductor device, a conductive film(310A) and a hard mask layer(310B) are formed on a substrate. A desired pattern is formed by etching the hard mask layer and the conductive film selectively. A product on which the desired pattern is formed is processed through plasma and a protective layer(340) is formed on the conductive layer. The protective layer is formed by using O2 plasma gas, and the conductive film is made of tungsten. The protective film is made of the tungsten oxide.

Description

반도체 장치의 미세 패턴 형성 방법{METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}METHOD FOR FORMING FINE PATTERN IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 미세 패턴 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a fine pattern of a semiconductor device.

최근 반도체 소자의 집적도 향상에 따라, 좁은 면적에 더 많은 소자를 집적시키기 위하여 디자인 룰(design rule)이 급격하게 감소하고 있다. 따라서, 반도체 소자 제조 공정에 있어서, 패턴의 폭 및 간격을 감소시키 위한 미세 패턴 형성 기술이 요구된다. 특히, 비트라인, 게이트 라인, 금속 배선 등과 같은 라인 패턴의 미세화가 요구되는바, 이하, 도면을 참조하여 종래의 미세 패턴 형성 방법 및 그 문제점을 상세히 살펴본다.In recent years, as the integration degree of semiconductor devices improves, design rules are rapidly decreasing to integrate more devices in a narrow area. Therefore, in the semiconductor device manufacturing process, a fine pattern forming technique for reducing the width and the gap of the pattern is required. In particular, miniaturization of line patterns such as bit lines, gate lines, metal lines, and the like is required. Hereinafter, a conventional fine pattern forming method and problems thereof will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1c는 종래기술에 따른 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다. 1A to 1C are cross-sectional views illustrating a method of forming a fine pattern according to the related art.

도 1a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판상에 하부 구조물과의 절연을 위하여 층간 절연막(100)을 형성한다. 이어서, 층간 절연 막(100)의 상부에 금속 배선용 도전막(110A) 및 하드마스크층(110B)을 형성한다. 여기서, 금속 배선용 도전막(110A)은 텅스텐(W)으로 이루어지고, 하드마스크층(110B)은 질화막으로 이루어진다.As shown in FIG. 1A, an interlayer insulating layer 100 is formed on the substrate on which the required lower structure is formed to insulate the lower structure. Subsequently, a metal wiring conductive film 110A and a hard mask layer 110B are formed on the interlayer insulating film 100. Here, the conductive film 110A for metal wiring is made of tungsten (W), and the hard mask layer 110B is made of a nitride film.

이어서, 하드마스크층(110B)의 상부에 금속 배선을 위한 포토레지스트 패턴(120)을 형성한다.Subsequently, a photoresist pattern 120 for metal wiring is formed on the hard mask layer 110B.

도 1b에 도시된 바와 같이, 포토레지스트 패턴(120)을 식각 베리어로 하드마스크층(110B) 및 금속 배선용 도전막(110A)을 식각함으로써, 금속 배선(110)을 형성한다.As illustrated in FIG. 1B, the metal wiring 110 is formed by etching the hard mask layer 110B and the conductive film 110A for metal wiring using the photoresist pattern 120 as an etching barrier.

이때, 하드마스크층(110B) 및 금속 배선용 도전막(110A)이 식각되는 과정에서 식각 부산물(polymerized residue;130)이 발생하며, 식각 부산물(130)은 금속 배선(110)이 형성된 결과물의 전면에 증착된다.In this case, an etched byproduct 130 is generated in the process of etching the hard mask layer 110B and the conductive layer 110A for metal wiring, and the etch byproduct 130 is formed on the entire surface of the resultant formed metal wiring 110. Is deposited.

도 1c에 도시된 바와 같이, 하이드록실 아민계(Hydroxyl amine base)의 화합물을 이용하여, 상기 결과물의 전면에 증착된 식각 부산물(130)을 제거한다.As shown in FIG. 1C, the etch byproduct 130 deposited on the front surface of the resultant is removed by using a compound of a hydroxyl amine base.

이와 같은 식각 부산물(130) 제거 과정에서, 금속 배선(110)의 측벽에 노출되는 도전막(110A)은 하이드록실 아민계 화합물과의 반응에 의해 이온화되어 손상될 수 있다. 예를 들어, 하이드록실 아민계 화합물로서 NH2OH 가스를 사용하는 경우, 텅스텐(W)으로 이루어진 도전막(110A)의 표면이 WO2 +로 이온화되어 손상된다. 따라서, 금속 배선(110)의 측벽이 손상된다.In the process of removing the etching by-product 130, the conductive layer 110A exposed on the sidewall of the metal line 110 may be ionized and damaged by the reaction with the hydroxyl amine compound. For example, when NH 2 OH gas is used as the hydroxyl amine compound, the surface of the conductive film 110A made of tungsten (W) is ionized with WO 2 + and damaged. Therefore, the side wall of the metal wiring 110 is damaged.

이와 같은 금속 배선(110)의 측벽 손상은 금속 배선(110)의 폭(W)을 감소시 키므로, 금속 배선(110)의 붕괴 가능성이 증가하게 된다. 따라서, 반도체 장치의 특성이 열화되고, 반도체 장치 제조 공정의 수율이 낮아지게 된다. 특히, 50nm 이하의 디자인 룰에서의 반도체 장치 구현이 거의 불가능해진다.Since the side wall damage of the metal wire 110 reduces the width W of the metal wire 110, the possibility of collapse of the metal wire 110 increases. Therefore, the characteristics of the semiconductor device are deteriorated, and the yield of the semiconductor device manufacturing process is lowered. In particular, it becomes almost impossible to implement a semiconductor device in a design rule of 50 nm or less.

도 2는 종래기술에 따른 미세 패턴 형성 방법에 의해 금속 배선이 형성된 반도체 장치의 사진을 나타낸다. 2 shows a photograph of a semiconductor device in which metal wirings are formed by a fine pattern formation method according to the prior art.

(a) 및 (b)에 도시된 바와 같이, 식각 부산물(130)을 제거하는 과정에서 금속 배선(110) 측벽에 노출되는 도전막(110A)이 손상(도면 부호 'A' 참조)될 수 있다. As shown in (a) and (b), the conductive layer 110A exposed to the sidewall of the metal line 110 may be damaged (see reference numeral 'A') in the process of removing the etching byproduct 130. .

이와 같이 도전막(110A)이 손상되는 경우, 금속 배선(110)의 하부 폭이 상부 폭에 비해 상대적으로 작은 값을 갖게 되므로, 금속 배선(110)은 구조적으로 불안정해진다. 이러한 경우, 금속 배선(110) 하부의 도전막(110A)이 상부의 구조물을 지탱하지 못하게 되어 금속 배선(110) 붕괴를 초래할 수 있다.When the conductive film 110A is damaged as described above, since the lower width of the metal wiring 110 has a value relatively smaller than the upper width, the metal wiring 110 becomes structurally unstable. In this case, the conductive film 110A below the metal wire 110 may not support the structure of the upper portion, which may cause the metal wire 110 to collapse.

본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 미세 패턴의 측벽에 노출되는 도전막의 표면에 보호막을 형성함으로써, 미세 패턴의 손상 및 붕괴를 방지하는 반도체 장치의 미세 패턴 형성 방법을 제공하는 것을 목적으로 한다.The present invention has been proposed to solve the above problems, by providing a protective film on the surface of the conductive film exposed to the sidewall of the fine pattern, to provide a fine pattern forming method of a semiconductor device to prevent damage and collapse of the fine pattern For the purpose of

본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.Those skilled in the art to which the present invention pertains can easily recognize other objects and advantages of the present invention from the drawings, the detailed description of the invention, and the claims.

이러한 목적을 달성하기 위해 제안된 본 발명은 기판 상에 도전막 및 하드마스크층을 형성하는 단계; 상기 하드마스크층 및 도전막을 선택적으로 식각하여 소정 패턴을 형성하는 단계; 및 상기 소정 패턴이 형성된 결과물을 플라즈마 처리하여 상기 소정 패턴의 측벽에 노출된 도전막의 표면에 플라즈마 반응에 의한 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention proposed to achieve the above object comprises the steps of forming a conductive film and a hard mask layer on a substrate; Selectively etching the hard mask layer and the conductive layer to form a predetermined pattern; And forming a protective film by a plasma reaction on the surface of the conductive film exposed on the sidewall of the predetermined pattern by plasma-processing the resultant on which the predetermined pattern is formed.

본 발명에 따르면, 금속 배선 등의 미세 패턴의 측벽에 노출되는 도전막의 표면에 플라즈마 반응에 의한 보호막을 형성함으로써, 식각 부산물 제거 과정에서의 미세 패턴 손상을 최소화할 수 있다. 따라서, 미세 패턴의 붕괴를 방지할 수 있 으며, 이를 통해 반도체 장치의 특성을 향상시키고, 반도체 장치의 제조 공정 수율을 증가시키며, 원가 절감을 통해 생산 단가를 낮출 수 있다.According to the present invention, by forming a protective film by a plasma reaction on the surface of the conductive film exposed on the sidewalls of the fine pattern, such as metal wiring, it is possible to minimize the fine pattern damage during the etching by-product removal process. Therefore, it is possible to prevent the collapse of the fine pattern, thereby improving the characteristics of the semiconductor device, increase the manufacturing process yield of the semiconductor device, it is possible to reduce the production cost through cost reduction.

또한, 50nm 이하의 디자인 룰에서 미세 패턴 형성을 가능하게 함으로써, 디자인 룰을 확보하고 공정 마진을 향상시킴으로써 반도체집적도를 더욱 향상시킬 수 있다.In addition, by enabling the formation of a fine pattern in the design rule of 50nm or less, it is possible to further improve the semiconductor density by securing the design rule and improving the process margin.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.In the following, the most preferred embodiment of the present invention is described. In the drawings, thickness and spacing may be exaggerated for convenience of description. In describing the present invention, well-known structures irrelevant to the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible, even if displayed on different drawings.

이하, 본 명세서에서는 미세 패턴의 일 실시예로서 금속 배선 형성 방법에 대하여 설명한다. 그러나, 이는 설명의 편의를 위한 것 일뿐 본 발명이 이에 한정되는 것은 아니며, 본 발명은 비트 라인, 게이트 라인, 금속 배선 등과 같은 라인 패턴 뿐만 아니라 반도체 장치에 구비되는 다양한 종류의 미세 패턴에 대하여 폭넓게 적용될 수 있다.Hereinafter, the metal wire forming method will be described as an example of the fine pattern. However, this is only for convenience of description and the present invention is not limited thereto. The present invention may be widely applied to various types of fine patterns provided in semiconductor devices as well as line patterns such as bit lines, gate lines, and metal lines. Can be.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다. 3A to 3D are cross-sectional views illustrating a method of forming a fine pattern according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판상에 하부 구조물과의 절연을 위하여 층간 절연막(300)을 형성한다. 이어서, 층간 절연막(300)의 상부에 금속 배선용 도전막(310A) 및 하드마스크층(310B)을 형성한다.As shown in FIG. 3A, an interlayer insulating layer 300 is formed on the substrate on which the required lower structure is formed to insulate the lower structure. Subsequently, a metal wiring conductive film 310A and a hard mask layer 310B are formed on the interlayer insulating film 300.

여기서, 층간 절연막(300)은 BPSG(Boron Phosphorus Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate)로 이루어지고, 금속 배선용 도전막(310A)은 텅스텐(W)으로 이루어지고, 하드마스크층(310B)은 질화막으로 이루어지는 것이 바람직하다. Here, the interlayer insulating film 300 is made of BPSG (Boron Phosphorus Silicate Glass) or TEOS (Tetra Ethyl Ortho Silicate), the metal wiring conductive film 310A is made of tungsten (W), the hard mask layer 310B is It is preferable that it consists of a nitride film.

이어서, 하드마스크층(310B)의 상부에 금속 배선을 위한 포토레지스트 패턴(320)을 형성한다.Subsequently, a photoresist pattern 320 for metal wiring is formed on the hard mask layer 310B.

도 3b에 도시된 바와 같이, 포토레지스트 패턴(320)을 식각 베리어로 하드마스크층(310B) 및 금속 배선용 도전막(310A)을 식각함으로써, 금속 배선(310)을 형성한다.As shown in FIG. 3B, the metal wiring 310 is formed by etching the hard mask layer 310B and the metal wiring conductive film 310A using the photoresist pattern 320 as an etching barrier.

이와 같은, 하드마스크층(310B) 및 금속 배선용 도전막(310A)의 식각 과정은 MERIE(Magnetically Enhanced Reactive Ion Etch) 타입, TCP(Transformer Coupled Plasma) 타입 또는 ICP(Inductively Coupled Plasma) 타입의 플라즈마 소스 장비에 의해 형성된 플라즈마 가스를 이용하여 수행될 수 있으며, 플라즈마 가스가 직진성을 나타내도록 한다.The etching process of the hard mask layer 310B and the conductive film 310A for metal wiring may be performed by using a plasma enhanced equipment of a magnetically enhanced reactive ion etching (MERIE) type, a transformer coupled plasma (TCP) type, or an inductively coupled plasma (ICP) type. It can be carried out using the plasma gas formed by, so that the plasma gas exhibits a straightness.

예를 들어, 하드마스크층(310B)은 MERIE(Magnetically Enhanced Reactive Ion Etch) 타입의 플라즈마 소스 장비에 의해 형성된 CHxFy 플라즈마 가스 또는 O2 플라즈마 가스를 이용하여 식각하되, 플라즈마 소스 장비의 전력은 500 내지 700W으로 설정하고, 압력은 40mT 이상으로 설정하는 것이 바람직하다.For example, the hard mask layer 310B is etched using CH x F y plasma gas or O 2 plasma gas formed by a plasma enhanced equipment of Magnetically Enhanced Reactive Ion Etch (MERIE) type, but the power of the plasma source equipment is It is preferable to set to 500-700 W, and to set the pressure to 40 mT or more.

특히, CHxFy 가스, O2 가스 및 Ar 가스를 이용하되, CHxFy 가스의 유량은 50 내지 100sccm으로 설정하고, O2 가스의 유량은 5 내지 50sccm으로 설정하고, Ar 가스의 유량은 50 내지 500sccm으로 설정하는 것이 바람직하며, CHxFy 가스:O2 가스:Ar 가스를 90sccm:16sccm:100sccm으로 사용하는 것이 더욱 바람직하다. 이를 통해 하드마스크층(310B)의 측벽을 버티컬(vertical)하게 식각할 수 있다.In particular, using CH x F y gas, O 2 gas and Ar gas, the flow rate of CH x F y gas is set to 50 to 100 sccm, the flow rate of O 2 gas is set to 5 to 50 sccm, the flow rate of Ar gas Is preferably set to 50 to 500 sccm, more preferably 90 sccm: 16 sccm: 100 sccm of CH x F y gas: O 2 gas: Ar gas. Through this, the sidewall of the hard mask layer 310B may be vertically etched.

또한, 금속 배선용 도전막(310A)은 TCP(Transformer Coupled Plasma) 타입 또는 ICP(Inductively Coupled Plasma) 타입의 플라즈마 소스 장비에 의해 형성된 SFx 플라즈마 가스, N2 프라즈마 가스, Cl 플라즈마 가스 또는 BCl3 플라즈마 가스를 이용하여 식각하되, 플라즈마 소스 장비에 500 내지 700W의 소스 전력과 45 내지 75 W의 바이어스 전력을 인가하고, 압력은 10mT 이하로 설정하는 것이 바람직하다.In addition, the metal wiring conductive film (310A) is SF x plasma gas, N 2 plasma gas, Cl plasma gas or BCl 3 plasma gas formed by a plasma source equipment of the type (Transformer Coupled Plasma) type or an ICP (Inductively Coupled Plasma) TCP Etch using, but it is preferable to apply a source power of 500 to 700W and a bias power of 45 to 75W to the plasma source equipment, the pressure is set to 10mT or less.

특히, SF6 가스, N2 가스, Cl2 가스 및 BCl3 가스를 이용하되, SF6 가스의 유량은 20 내지 100sccm으로 설정하고, N2 가스의 유량은 10 내지 70sccm으로 설정하고, Cl2 가스의 유량은 20 내지 150sccm으로 설정하고, BCl3 가스의 유량은 0 내지 50sccm으로 설장하는 것이 바람직하며, SF6 가스:N2 가스:Cl2 가스:BCl3 가스를 70sccm:20sccm:110sccm:10sccm으로 사용하는 것이 더욱 바람직하다. 이를 통해 도 전막(310A)의 측벽을 버티컬(vertical)하게 식각할 수 있다.In particular, SF 6 gas, N 2 gas, Cl 2 gas and BCl 3 gas is used, the flow rate of SF 6 gas is set to 20 to 100 sccm, the flow rate of N 2 gas is set to 10 to 70 sccm, Cl 2 gas The flow rate of is set to 20 to 150sccm, the flow rate of the BCl 3 gas is preferably set to 0 to 50sccm, SF 6 gas: N 2 gas: Cl 2 gas: BCl 3 gas 70sccm: 20sccm: 110sccm: 10sccm It is more preferable to use. Through this, the sidewall of the conductive layer 310A may be vertically etched.

이로써, 하부의 도전막(310A)과 상부의 하드마스크층(310B)으로 이루어진 금속 배선(310)이 형성된다. 한편, 하드마스크층(310B) 및 금속 배선용 도전막(310A)의 식각 과정에서 식각 부산물(polymerized residue;330)이 발생하게 된다.As a result, the metal wiring 310 including the lower conductive film 310A and the upper hard mask layer 310B is formed. Meanwhile, an etched byproduct 330 is generated during the etching of the hard mask layer 310B and the metal wiring conductive layer 310A.

도 3c에 도시된 바와 같이, 금속 배선(310)이 형성된 결과물을 플라즈마 처리하여, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에 플라즈마 반응에 의한 보호막(340)을 형성한다. 이를 통해, 후속 식각 부산물(330) 제거 공정에서의 금속 배선(310) 측벽 손상을 방지할 수 있다.As shown in FIG. 3C, the resultant in which the metal wiring 310 is formed is plasma-processed to form a protective film 340 by plasma reaction on the surface of the conductive film 310A exposed on the sidewall of the metal wiring 310. . As a result, sidewall damage to the metal line 310 may be prevented in the subsequent etching byproduct 330 removal process.

특히, 금속 배선(310)이 형성된 결과물을 O2 플라즈마 가스로 처리함으로써, 금속 배선(310)의 측벽에 노출된 도전막(310A)과 O2 플라즈마 가스의 반응에 의해 보호막(340)을 형성하는 것이 바람직하다. 예를 들어, 도전막(310A)으로 텅스텐(W)을 사용하는 경우, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에 산화텅스텐(WO3)막으로 이루어진 보호막(340)이 형성된다. 이하, 보호막(340) 형성의 조건을 보다 상세히 설명한다. In particular, the metal wire 310 by the reaction of the conductive film (310A) and the O 2 plasma gas exposure on a side wall of the by processing the output is formed by O 2 plasma gas, the metal wire 310 to form the protective film 340, It is preferable. For example, when tungsten (W) is used as the conductive film 310A, a protective film 340 made of a tungsten oxide (WO 3 ) film on the surface of the conductive film 310A exposed on the sidewall of the metal wiring 310. Is formed. Hereinafter, the conditions for forming the protective film 340 will be described in more detail.

보호막(340)의 형성 공정은 패러데이 쉴드(Faraday Shield)가 장착된 TCP(Transformer Coupled Plasma) 타입, ICP(Inductively Coupled Plasma) 타입, MDS(Microwave Down Stream) 타입, ECR(Electron Cyclotron Resonance) 타입 또는 HELICAL 타입의 플라즈마 소스 장비에 의해 형성된 플라즈마 가스를 이용하여 수행될 수 있다.The process of forming the protective film 340 may be performed by using a Transformer Coupled Plasma (TCP) type, an Inductively Coupled Plasma (ICP) type, a Microwave Down Stream (MDS) type, an Electro Cyclotron Resonance (ECR) type, or a HELICAL with a Faraday Shield. It can be performed using a plasma gas formed by the type of plasma source equipment.

이때, 플라즈마 소스 장비의 소스 전력 비해 바이어스 전력을 상대적으로 작게 인가하여 플라즈마 가스가 비등방성을 나타내도록 함으로써, 금속 배선(310)의 측벽에 노출된 도전막(310A)과 플라즈마 가스가 효율적으로 반응하도록 한다. 예를 들어, 소스 전력은 300 내지 1000W를 인가하고, 바이어스 전력은 300W 이하로 인가하는 것이 바람직하다. At this time, the bias power is relatively smaller than the source power of the plasma source equipment so that the plasma gas exhibits anisotropy, so that the conductive film 310A exposed on the sidewall of the metal wiring 310 and the plasma gas react efficiently. do. For example, the source power is preferably 300 to 1000W and the bias power is preferably 300W or less.

또한, 보호막(340) 형성 과정은 높은 압력에서 수행되는 것이 바람직하며, 특히, 500mT 이상의 압력이 가해진 상태에서 플라즈마 가스와 도전막(310A)을 반응시키는 것이 더욱 바람직하다. In addition, the process of forming the protective film 340 is preferably performed at a high pressure, in particular, it is more preferable to react the plasma gas and the conductive film 310A in a state where a pressure of 500 mT or more is applied.

또한, 보호막(340) 형성 과정은 고온에서 수행됨으로써 더욱 치밀한 구조의 보호막(340)을 형성할 수 있으므로, 110 내지 400℃에서 수행되는 것이 바람직하다.In addition, since the process of forming the protective film 340 may be performed at a high temperature, the protective film 340 may be formed at a higher density.

여기서, 플라즈마 가스로는 H2 플라즈마 가스, N2 플라즈마 가스 또는 O2 플라즈마 가스를 이용하되, H2 플라즈마 가스의 유량은 50 내지 500sccm으로 설정하고, N2 플라즈마 가스의 유량은 5 내지 50sccm으로 설정하고, O2 플라즈마 가스의 유량은 100 내지 1000sccm으로 설정하는 것이 바람직하다. 특히, H2 플라즈마 가스:N2 플라즈마 가스:O2 플라즈마 가스를 70sccm:5sccm:100sccm으로 사용하는 것이 더욱 바람직하다. 이를 통해, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에 효율적으로 보호막(340)을 형성할 수 있다.Here, the plasma gas is used as H 2 plasma gas, N 2 plasma gas or O 2 plasma gas, the flow rate of the H 2 plasma gas is set to 50 to 500sccm, the flow rate of the N 2 plasma gas is set to 5-50sccm , The flow rate of the O 2 plasma gas is preferably set to 100 to 1000 sccm. In particular, it is more preferable to use H 2 plasma gas: N 2 plasma gas: O 2 plasma gas at 70sccm: 5sccm: 100sccm. As a result, the protective film 340 may be efficiently formed on the surface of the conductive film 310A exposed on the sidewall of the metal wiring 310.

도 3d에 도시된 바와 같이, 하이드록실 아민계(Hydroxyl amine base)의 화합물을 이용하여, 상기 결과물의 전면에 증착된 식각 부산물(330)을 제거한다. 이때, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에는 보호막(340)이 형성되어 있으므로, 하이드록실 아민계의 화합물에 의해 도전막(310A)의 표면이 이온화 되는 것을 방지할 수 있다. 따라서, 도전막(310A)의 손상을 최소화할 수 있으며, 이를 통해 금속 배선(310)의 붕괴를 방지할 수 있다.As shown in FIG. 3D, the etch byproduct 330 deposited on the front surface of the resultant is removed by using a compound of a hydroxyl amine base. At this time, since the protective film 340 is formed on the surface of the conductive film 310A exposed on the sidewall of the metal wiring 310, it is possible to prevent the surface of the conductive film 310A from being ionized by the hydroxyl amine compound. Can be. Therefore, damage to the conductive film 310A can be minimized, and thereby the collapse of the metal wire 310 can be prevented.

도 4는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법에 의해 금속 배선이 형성된 반도체 장치의 사진을 나타낸다.4 is a photograph of a semiconductor device in which metal wires are formed by a method for forming a fine pattern according to an embodiment of the present invention.

도시된 바와 같이, 금속 배선(310)의 측벽에 노출된 도전막(310A)의 표면에 보호막(340)을 형성하여 식각 부산물(330) 제거 과정에서의 도전막(310A) 손상을 최소화할 수 있다. 따라서, 금속 배선(310)의 붕괴로 인한 인접한 금속 배선(310) 간의 쇼트 발생 등을 방지할 수 있다.As shown, a protective film 340 may be formed on the surface of the conductive film 310A exposed on the sidewall of the metal wiring 310 to minimize damage of the conductive film 310A during the removal of the etch byproduct 330. . Therefore, it is possible to prevent the occurrence of a short between the adjacent metal wires 310 due to the collapse of the metal wires 310.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1c는 종래기술에 따른 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다. 1A to 1C are cross-sectional views illustrating a method of forming a fine pattern according to the related art.

도 2는 종래기술에 따른 미세 패턴 형성 방법에 의해 금속 배선이 형성된 반도체 장치의 사진을 나타낸다.2 shows a photograph of a semiconductor device in which metal wirings are formed by a fine pattern formation method according to the prior art.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of forming a fine pattern according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 미세 패턴 형성 방버벵 의해 금속 배선이 형성된 반도체 장치의 사진을 나타낸다.FIG. 4 is a photograph of a semiconductor device in which metal wires are formed by a micro pattern forming bombé according to an embodiment of the present invention.

[도면의 주요 부분에 대한 부호의 설명][Description of Symbols for Main Parts of Drawing]

100: 층간 절연막, 110A: 금속 배선용 도전막, 110B: 하드마스크층, 110: 금속 배선, 120:포토레지스트 패턴, 130: 식각 부산물, A: 손상 영역, 300: 층간 절연막, 310A: 금속 배선용 도전막, 310B: 하드마스크층, 310: 금속 배선, 320:포토레지스트 패턴, 330: 식각 부산물, 340: 보호막100: interlayer insulating film, 110A: conductive film for metal wiring, 110B: hard mask layer, 110: metal wiring, 120: photoresist pattern, 130: etching byproduct, A: damaged region, 300: interlayer insulating film, 310A: conductive film for metal wiring , 310B: hard mask layer, 310: metal wiring, 320: photoresist pattern, 330: etching by-product, 340: protective film

Claims (18)

기판 상에 도전막 및 하드마스크층을 형성하는 단계;Forming a conductive film and a hard mask layer on the substrate; 상기 하드마스크층 및 도전막을 선택적으로 식각하여 소정 패턴을 형성하는 단계; 및Selectively etching the hard mask layer and the conductive layer to form a predetermined pattern; And 상기 소정 패턴이 형성된 결과물을 플라즈마 처리하여 상기 소정 패턴의 측벽에 노출된 도전막의 표면에 플라즈마 반응에 의한 보호막을 형성하는 단계Plasma processing the resultant formed product with the predetermined pattern to form a protective film by a plasma reaction on the surface of the conductive film exposed on the sidewall of the predetermined pattern 를 포함하는 반도체 장치 제조 방법.A semiconductor device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마 반응에 의한 보호막 형성 단계는,The protective film forming step by the plasma reaction, O2 플라즈마 가스를 이용하여 수행되는Performed using an O 2 plasma gas 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 2 항에 있어서,The method of claim 2, 상기 도전막은,The conductive film, 텅스텐(W)으로 이루어지는Made of tungsten (W) 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 3 항에 있어서,The method of claim 3, wherein 상기 보호막은,The protective film, 산화텅스텐(WO3)막으로 이루어지는Tungsten Oxide (WO 3 ) Film 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 1 항에 있어서, The method of claim 1, 플라즈마 반응에 의한 보호막 형성 단계는,The protective film forming step by the plasma reaction, 비등방성을 나타내는 플라즈마 가스를 이용하여 수행되는Performed using a plasma gas that exhibits anisotropy 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 5 항에 있어서,The method of claim 5, wherein 상기 플라즈마 반응에 의한 보호막 형성 단계는,The protective film forming step by the plasma reaction, 300 내지 1000W의 소스 전력 및 300W 이하의 바이어스 전력이 인가된 플라즈마 소스 장비를 이용하여 수행되는Is performed using a plasma source equipment to which a source power of 300 to 1000 W and a bias power of 300 W or less are applied. 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마 반응에 의한 보호막 형성 단계는,The protective film forming step by the plasma reaction, MERIE 타입, TCP 타입 또는 ICP 타입의 플라즈마 소스 장비를 이용하여 수행되는 Performed using plasma source equipment of MERIE type, TCP type or ICP type. 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마 반응에 의한 보호막 형성 단계는,The protective film forming step by the plasma reaction, 500mT 이상의 압력 및 110 내지 400℃의 온도에서 수행되는At a pressure of at least 500 mT and at a temperature of from 110 to 400 ° C. 반도체 장치 제조 방법. Semiconductor device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마 반응에 의한 보호막 형성 단계는,The protective film forming step by the plasma reaction, 50 내지 500sccm의 H2 플라즈마 가스, 5 내지 50sccm의 N2 플라즈마 가스및 100 내지 1000sccm의 O2 플라즈마 가스를 이용하여 수행되는Performed using 50 to 500 sccm of H 2 plasma gas, 5 to 50 sccm of N 2 plasma gas, and 100 to 1000 sccm of O 2 plasma gas. 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마 반응에 의한 보호막 형성 단계 후에,After the protective film forming step by the plasma reaction, 상기 하드마스크층 및 도전막 식각시 발생하는 식각 부산물을 제거하는 단계Removing etching by-products generated during the etching of the hard mask layer and the conductive layer 를 더 포함하는 반도체 장치 제조 방법.A semiconductor device manufacturing method further comprising. 제 9 항에 있어서,The method of claim 9, 상기 식각 부산물 제거 단계는,The etching byproducts removing step, 하이드록실 아민계(hydroxyl amine base)의 화합물을 이용하여 수행되는It is carried out using a compound of hydroxyl amine base 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 10 항에 있어서,The method of claim 10, 상기 하이드록실 아민계(hydroxyl amine base)의 화합물은,The hydroxyl amine base compound (hydroxyl amine base), NH2OH로 이루어지는Consisting of NH 2 OH 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크층 및 도전막의 식각 단계는,The etching of the hard mask layer and the conductive film, 직진성을 나타내는 플라즈마 가스를 이용하여 수행되는Performed using a plasma gas that exhibits straightness 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 하드마스크층 식각은,The hard mask layer etching, MERIE(Magnetically Enhanced Reactive Ion Etch) 타입의 플라즈마 소스 장비를 이용하여 수행되는It is performed using a plasma source equipment of Magnetically Enhanced Reactive Ion Etch (MERIE) type. 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 14 항에 있어서,The method of claim 14, 상기 하드마스크층 식각은,The hard mask layer etching, CHxFy 플라즈마 가스 또는 O2 플라즈마 가스를 이용하여 수행되되, 500 내지 700W의 전력이 인가된 플라즈마 소스 장비를 이용하여 10mT 이하의 압력에서 수행되는 It is performed using a CH x F y plasma gas or an O 2 plasma gas, but at a pressure of 10 mT or less using a plasma source equipment having a power of 500 to 700 W applied thereto. 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 도전막 식각은,The conductive film etching, TCP(Transformer Coupled Plasma) 타입 또는 ICP(Inductively Coupled Plasma) 타입의 플라즈마 소스 장비를 이용하여 수행되는It is performed by using a plasma source equipment of the Transformer Coupled Plasma (TCP) type or Inductively Coupled Plasma (ICP) type. 반도체 장치 제조 방법.Semiconductor device manufacturing method. 제 16 항에 있어서,The method of claim 16, 상기 도전막 식각은,The conductive film etching, SFx 플라즈마 가스, N2 프라즈마 가스, Cl2 플라즈마 가스 또는 BCl3 플라즈마 가스를 이용하여 수행되되, 450 내지 700W의 소스 전력 및 45 내지 75 W의 바이어스 전력이 인가된 플라즈마 소스 장비를 이용하여 10mT 이하의 압력에서 수행되는Performed using SF x plasma gas, N 2 plasma gas, Cl 2 plasma gas, or BCl 3 plasma gas, using a plasma source equipment with a source power of 450 to 700 W and a bias power of 45 to 75 W applied, or less than 10 mT Under pressure 반도체 장치의 금속 배선 형성 방법.Metal wiring formation method of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 소정 패턴은,The predetermined pattern is, 비트 라인, 게이트 라인 또는 금속 배선인Bit lines, gate lines, or metal wiring 반도체 장치의 금속 배선 형성 방법.Metal wiring formation method of a semiconductor device.
KR1020080046890A 2008-05-21 2008-05-21 Method for forming fine pattern in semiconductor device KR100927410B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080046890A KR100927410B1 (en) 2008-05-21 2008-05-21 Method for forming fine pattern in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080046890A KR100927410B1 (en) 2008-05-21 2008-05-21 Method for forming fine pattern in semiconductor device

Publications (1)

Publication Number Publication Date
KR100927410B1 true KR100927410B1 (en) 2009-11-19

Family

ID=41605172

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080046890A KR100927410B1 (en) 2008-05-21 2008-05-21 Method for forming fine pattern in semiconductor device

Country Status (1)

Country Link
KR (1) KR100927410B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332954B2 (en) 2016-05-31 2019-06-25 Samsung Electronics Co., Ltd. Semiconductor device and manufacturing method thereof
WO2019164927A1 (en) * 2018-02-19 2019-08-29 Tokyo Electron Limited Method to achieve a sidewall etch
KR102323579B1 (en) * 2020-12-18 2021-11-09 피에스케이 주식회사 Method and apparatus for treating substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050059900A (en) * 2003-12-15 2005-06-21 매그나칩 반도체 유한회사 Method for manufacturing semiconductor device
KR100516991B1 (en) 2002-06-03 2005-09-22 주식회사 하이닉스반도체 Method of forming a gate in a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100516991B1 (en) 2002-06-03 2005-09-22 주식회사 하이닉스반도체 Method of forming a gate in a semiconductor device
KR20050059900A (en) * 2003-12-15 2005-06-21 매그나칩 반도체 유한회사 Method for manufacturing semiconductor device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332954B2 (en) 2016-05-31 2019-06-25 Samsung Electronics Co., Ltd. Semiconductor device and manufacturing method thereof
US10937856B2 (en) 2016-05-31 2021-03-02 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device
WO2019164927A1 (en) * 2018-02-19 2019-08-29 Tokyo Electron Limited Method to achieve a sidewall etch
KR102323579B1 (en) * 2020-12-18 2021-11-09 피에스케이 주식회사 Method and apparatus for treating substrate
WO2022131684A1 (en) * 2020-12-18 2022-06-23 피에스케이 주식회사 Substrate processing method and substrate processing device

Similar Documents

Publication Publication Date Title
KR101070292B1 (en) Method of fabricating recess gate in semiconductor device
CN101868850B (en) Semiconductor device manufacturing method
JP5273482B2 (en) Method for semiconductor processing
EP0987745A1 (en) Metallization etching method using a hard mask layer
US6432832B1 (en) Method of improving the profile angle between narrow and wide features
US5863839A (en) Silicon and polycide plasma etch appplications by use of silicon-containing compounds
KR100927410B1 (en) Method for forming fine pattern in semiconductor device
US7858476B2 (en) Method for fabricating semiconductor device with recess gate
US11232954B2 (en) Sidewall protection layer formation for substrate processing
JP5058406B2 (en) Manufacturing method of semiconductor device
KR101276043B1 (en) An etch back process using nitrous oxide
CN101442007A (en) Method for removing lateral wall polymer of metal insulating layer metallic structure
JP2007036018A (en) Method of manufacturing semiconductor device
KR20080001881A (en) Method for fabricating recess gate in semiconductor device
KR20060122578A (en) Method for forming hard mask in semiconductor memory device
JP3581770B2 (en) Method of forming sidewall
KR20070003136A (en) Semiconductor device with recess gate and method for manufacturing the same
KR19990055775A (en) Device isolation method of semiconductor device using trench
KR100680944B1 (en) Method of manufacturing semicondutor device
JP2005166838A (en) Plasma etching method
KR100777925B1 (en) Method for manufacturing metal wire
KR100253315B1 (en) Etching method in oder to form wire of semiconductor device
KR100764446B1 (en) Method of forming metal line in the semiconductor device
KR20060113261A (en) Method for manufacturing semiconductor device using recess gate process
KR100709580B1 (en) Method for fabricating semiconductor memory device with recessed storage node contact plug

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee