KR100918182B1 - 원하는 도펀트 농도를 얻기 위한 이온 주입 방법 - Google Patents

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Abstract

다수의 MOSFET를 형성하는 방법에 있어서 MOSFET의 각각은 유일한 미리 결정된 임계 전압을 갖는다. 도핑된 웰 또는 터브가 각 MOSFET에 대해 형성된다. 이어서, 각 반도체 웰에 근접한 재료 라인을 형성하기 위해 패터닝된 마스크가 사용되며, 이 재료 라인의 폭은 MOSFET에 대한 원하는 임계 전압에 의존한다. 이온빔이 재료 라인을 통과하도록, 기판 표면에 대해 예각으로 경사 이온 주입이 수행된다. 더 두꺼운 라인들은 이온빔에 대해 더 낮은 전도 계수를 가지며, 따라서, 인접하는 반도체 웰에 도달하는 이온빔의 강도가 감소된다. 라인 폭을 적절히 선택함으로써, 웰의 도펀트 농도 및 그에 따른 최종 MOSFET 임계 전압이 제어가능하다.
반도체 소자, 이온 주입, 웰, 마스크 라인, 에피택셜층, 도펀트

Description

원하는 도펀트 농도를 얻기 위한 이온 주입 방법{Method of ion implantation for achieving desired dopant concentration}
도 1은 종래 기술의 MOSFET 소자들의 단면도.
도 2는 종래 기술의 CMOS 집적 회로의 부분 개략도.
도 3 내지 도 6은 순차 처리 단계들동안 상이한 임계 전압들을 갖는 MOSFET들을 형성하는 종래 기술의 처리의 단면도.
도 7 및 도 8은 종래 기술의 집적 회로들의 개략적인 형태를 도시하는 도면.
도 9 내지 도 17은 본 발명의 설명에 따른 상이한 임계 전압들을 갖는 MOSFET들을 형성하는 처리의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 기판 202 : 에피택셜층
204, 206, 208, 210 : 마스크 소자 220, 222, 224 : 웰
225, 226 : LOCOS 영역 274 : 마스크 라인
본 발명은 전류를 도통시키도록 설계된 가변 도전형의 접합부들을 통합한 반도체 소자들 및 상기 소자들의 제조 방법들에 관한 것이다. 더 상세하게, 본 발명은 유일하게 결정할 수 있는 임계 전압들(uniquely-determinable threshold voltages)을 갖는 금속-산화물 전계-효과 트랜지스터들(MOSFETs) 및 상기 소자들을 통합하는 집적 회로들의 제조 방법들에 관한 것이다.
이 기술 분야에 숙련된 사람들에게 알려진 바와 같이, 대부분의 금속-산화물-반도체 전계 효과 트랜지스터들(MOSFETs)은 기판의 평면 또는 소스 영역과 드레인 영역 사이의 채널의 바디 표면에 평행하게 흐르는 전류에 대해 횡 방향으로 형성된다.
개선 모드 n-채널 MOSFET에 있어서, 기판은 p형으로 도핑되고, 소스 및 드레인 영역들은 n+ 도핑으로 확산되거나 또는 주입된다. 얇은 산화층은 소스 및 드레인 영역들 사이의 실리콘 표면 영역으로부터 도전 게이트를 분리한다. 2개의 n형 영역들 사이에 도전형 n형 채널이 형성되지 않으면, 드레인 영역으로부터 소스 영역으로 전류가 흐르지 않는다. 일반적으로 소스에 접속되는 기판에 게이트에 양의 전압이 인가될 때, 실제로 양 전하들이 게이트 금속 상에 증착되고, 이에 응답하여 하부 실리콘에 음 전하들이 유도된다. 이 음 전하들(즉, 이동 전자들)은 실리콘 표면의 얇은 반전된 표면 영역 내에 형성된다. 이들 유도된 이동 전자들은 MOSFET의 채널을 형성하며, 드레인으로부터 소스로 전류가 흐를 수 있도록 한다. 게이트 전압의 효과는 유도된 채널의 컨덕턴스(conductance)가 변화되도록 한다. 컨덕턴스를 낮추는 것은 소스와 채널과 드레인 간을 극복하기 위해 전자들에 대한 배리어를 낮춘다. 임계 전압(VT)을 초과하는 게이트 전압을 인가함으로써, 배리어가 충분히 낮아지면, 소스로부터 드레인으로의 충분한 전자 흐름이 있다. 임계 전압은 채널을 유도하는데(즉, 도통 상태로 MOSFET를 구동하기 위해 반전된 영역을 형성하는데) 필요한 최소 게이트 전압이다. n-채널 소자에 있어서, 양의 게이트 전압은 도통 채널이 유도되기 전에 양의 임계 전압보다 커야 한다. 마찬가지로, (p형 소스 및 드레인 주입 또는 확산을 가지고 n형 기판상에 형성되는) p형 채널 소자에 있어서는, 채널에서 (이동 홀들을 포함하는) 요구되는 양 전하를 유도하기 위한 어떤 임계값보다 큰 음의 게이트 전압이 요구된다.
임계 전압은, 산화물 커패시턴스, 산화물 두께, 게이트 재료(일반적으로, 금속 또는 폴리실리콘)과 실리콘 기판간의 일 함수들의 차이, 채널 도핑 및 게이트 산화물 내의 불순물 이온 전하 저장을 포함하는, 몇몇 MOSFET의 물리적 및 전기적 파라미터들의 함수이다. 이하 설명되는 바와 같이, 종래 기술에 따르면, 일반적으로 기판 도핑 농도는 단일 집적 회로 상에서 상이한 임계 전압들을 갖는 MOSFET들을 형성하기 위해 변화된다.
집적 회로 칩 상에 제조된 다수의 평면 n-채널 MOSFET 능동 소자들이 도 1의 단면도에 도시되어 있다. 기판(9)은 p+ 영역(50)과 p- 층(52)을 포함하며, 후자는 일반적으로 p+ 영역으로부터 에피택셜 기술에 의해 성장된다. MOSFET들(2, 4, 6)은 기판(9)에 제조된다. MOSFET(2)는 LOCOS(local oxidation on silicon substrate) 영역(10)에 의해 MOSFET(4)과 분리된다. 유사하게, MOSFET(6)는 LOCOS 영역(12)에 의해 MOSFET(4)와 분리된다. 대안적으로, MOSFET들(2, 4, 6)은 얕은 트렌치 절연(STI, shallow trench isolation) 기술들에 의해 전기적으로 절연될 수도 있으며, 이방성 에칭은 두 능동 소자들 사이의 영역에 트렌치를 형성한다. 이것은 절연 재료로 채워진다.
MOSFET(2)는 게이트(14), n형 웰(well)(20)로 확산된 소스 영역(16)과 드레인 영역(18)을 포함한다. MOSFET(4)는 게이트(28), p형 웰(34)로 확산된 소스 영역(30)과 드레인 영역(32)을 포함한다. 마지막으로, MOSFET(6)는 게이트(38), n형 웰(44)로 확산된 소스 영역(40)과 드레인 영역(42)을 포함한다. 게이트들(14, 28, 38)은 이산화실리콘층(46)(산화 게이트층이라고도 함)에 의해 기판(9)과 분리된다.
도 1은 집적 회로의 일부분을 간단히 나타내기 위한 것이기 때문에, 여러 콘택트들, 상호 접속들, 바이어스 및 금속 층들은 도시되지 않았으며, 특징들은 일정한 비례로 도시되지 않는다. 특히, 디지털 애플리케이션들에 있어서, 칩의 인접 영역들 상에 n-채널 및 p-채널 MOSFET들의 조합을 제조하기에 유리하다. 이러한 보완적 MOSFET(CMOS) 구성은, PMOSFET(60) 및 NMOSFET(62)를 포함하는, 도 2의 기본적인 인버터 회로의 형태로 도시되어 있다. MOSFET들(60, 62)의 드레인들은 함께 접속되어 출력 단자(Vout)를 형성한다. 입력 단자(Vin)는 MOSFET 게이트들의 공통 접속에 의해 형성된다. 동작 전압은 VD로 표시되어 있다. 도 2의 개략도에서, PMOSFET(60)는 도 1의 MOSFET(2)의 구조로 구현될 수 있다. NMOSFET(62)는 도 1의 MOSFET(4)의 구조로 구현될 수 있다.
최신식의 집적 회로 제조는 단일 칩 상에 다수의 상이한 기능들과 서브시스템들을 조합한다(예를 들어, 상이한 유형의 논리 회로들, 논리군들과 메모리 소자들을 조합함). 최적의 성능 및 최소의 전력 소비를 위해, 집적 회로 상의 개개의 소자들은 상이한 동작 전압들(즉, VD, VS 값)로 동작될 수 있다. 따라서, 능동 소자들은 선택된 동작 전압을 조정하기 위해 필요한 물리적 특징들로 제조되어야 한다. 그러나, 이러한 특징들을 갖는 물리적 소자들을 생성하는데 있어서, 제조 처리 단계들의 수를 최소화하고 간단히 하는 것이 또한 바람직하다.
예를 들어, 도 1의 MOSFET들(2, 4, 6)의 각각은 상이한 동작 전압(즉, VD/VS) 및/또는 상이한 임계 전압(VT)에서 동작하도록 설계될 수도 있다. 일반적으로, 소자들의 전력 소비를 최소화하고, 그에 따라 칩의 전체 전력 소비를 최소화하기 위해 필요한 성능을 제공하는 최소값으로 소자 동작 전압을 설정하는 것이 바람직하다. 그러나, 소자의 동작 전압이 감소됨에 따라 소자의 동작 속도가 감소되는 역효과가 있다는 것이 알려져 있다. 따라서, 이들 파라미터들 모두에 대한 최적의 값을 설정하기 위해, 요구되는 속도 성능에 부합하는 동작 전압들로 개개의 소자들을 동작시킬 필요가 있다.
칩 상에 다수의 동작 전압들이 존재할 수도 있으며, 이에 의해, 칩의 능동 소자들 및 회로들에 의해 생성된 다수의 출력 전압들이 존재할 수도 있다. 따라서, 선행하는 출력 전압에 응답하여 입력 회로 또는 소자는, 출력 전압 및 능동 소자가 적절한 입력 전압으로 턴-온되도록 설계되어야 한다는 것을 수용할 수 있어야 한다. MOSFET 및 JFET들(junction field-effect devices)에 있어서, 이 턴-온 전압은 임계 전압이며, 그 값은 상술된 바와 같이 소자의 특정 물리적 파라미터들에 의해 설정된다.
상이한 임계 전압들을 갖는 다수의 MOSFET들을 형성하는 종래 기술의 처리가 도 3 내지 도 6에 도시되어 있다. 이 처리가 종료되면, 각 터브(tub) 또는 웰(well)은 상이한 도핑 농도를 갖고, 따라서, 각 터브에 형성된 MOSFET는 상이한 임계 전압을 갖는다. 도 3에 도시된 바와 같이, p+ 기판(100)은, 다수(이 예에서는 3개)의 n형 터브들이 형성된, 에피택셜 성장된 p- 층(102)을 지탱한다. 이 기술분야에 숙련된 사람들은, 나타낸 개념들이 p형 또는 n형 기판에 p형 터브들 또는 웰들을 형성하는데 적용될 수 있다는 것을 인식할 것이다. 터브들을 형성하기 위해서, 에피택셜층(102)의 특정 영역들이 마스크들(104, 106, 108, 및 110)에 의해 마스킹되며, 터브 영역들을 규정하는 이들 마스크들 사이에 공간을 갖는다. 화살표들은 n형 웰들을 형성하기 위한 인 또는 비소의 주입을 나타낸다. 일반적으로, 주입 에너지는 1E12 내지 5E14/㎠의 도우즈(dose)를 갖는 10 내지 100keV이다.
도 4에 도시된 바와 같이, 이 주입 단계는 각각 동일한 도핑 농도를 갖는 3개의 n형 웰들(120, 122, 및 124)을 형성한다. 이 3개의 웰들에 대한 모든 다른 물리적 및 전기적 파라미터들이 동일하면, 그 후 이 처리 시점에서의 임계 전압들 또한 동일하다. 도 4는 또한, 웰(120)에 대해 제 2 주입의 적용을 예시하며, 반면 웰들(122, 124)(및 기판(100)의 다른 영역들)은 마스크들(126, 128)에 의해 마스킹되는 것을 도시하고 있다. 따라서, 웰(120)에 형성된 MOSFET에 대한 최종 도핑 농도 및 임계 전압은 웰(120)에 주입된 도 4의 파라미터들에 의해 결정된다.
계속해서 도 5를 참조하면, 웰들(120, 124)은 각각 마스크들(130, 132)에 의해 마스킹된다. 그 안에 형성된 MOSFET에 대한 최종 도핑 농도 및 임계 전압을 설정하기 위해 웰(122)에 대해 부가적인 주입 단계가 수행된다. 마지막으로, 도 6에 도시된 바와 같이, 웰들(120, 122)은 마스크(134)로 마스킹되고, 기판(100)의 나머지 부분은 필요에 따라 마스크(136)에 의해 마스킹된다. 그 안에 형성된 MOSFET에 대한 도핑 농도 및 그에 따른 임계 전압을 설정하기 위해 웰(124)에 부가적인 주입이 이루어진다. 이 처리가 집적 회로 상의 임의의 수의 MOSFET들로 쉽게 확장될 수 있다고 하더라도, 집적 회로 상에서 요구되는 임계 전압들의 수에 기초한 다수의 유일한 마스크들 및 마스킹 단계들을 필요로 한다는 것을 유념해야 한다. 마스크들은 설계와 제조, 및 제조 처리 단계들의 수에 있어서 고가이기 때문에, 마스크들의 수를 감소시키는 것이 집적 회로들의 제조에 있어서 항상 바람직하다.
이 기술분야에 숙련된 사람들에게 알려져 있는 바와 같이, 이러한 점에서 MOSFET들의 제조는 관례적으로 진행한다. 각 MOSFET에 있어서, 게이트의 형성에 이어 산화 게이트가 성장되거나 증착된다. 게이트는 저농도-도핑된(lightly-doped) 드레인 및 소스 영역들을 형성하기 위해 제 1 낮은-도우즈 주입을 위한 마스크로서 작용한다. 이어서, 비교적 두꺼운 이산화실리콘 층이, 예를 들어, 화학 기상 증착법에 의해 증착되고, 그 특정 부분들이 이방성 에칭되어 게이트에 인접한 두 측벽 스페이서들(sidewall spacers)만이 남겨진다. 스페이서들은 소스 및 드레인 영역들을 형성하기 위해 높은-도우즈의 도펀트 주입을 위한 마스크로서 작용한다. 드라이브인 확산(drive-in diffusion) 단계 이후에, 소스 및 드레인 영역들과, 인접하는 저농도-도핑된 영역들이 형성된다.
반도체 소자들에 대한 다수의 임계 전압들을 형성할 때 다른 개선 사항들을 제공하기 위해서, 상이한 임계 전압값들을 갖는 MOSFET 소자들을 형성하는 방법이 제공된다.
본 발명의 일 실시예에 따르면, 직접 회로 반도체 소자는 소스, 드레인 및 채널 영역들이 나중에 형성되는 다수의 도핑된 터브들 또는 웰들을 포함한다. 각 웰에서의 도펀트 농도는 상기 웰에 형성된 MOSFET 소자에 대한 필요한 임계 전압을 생성하도록 설정된다. 터브들에서 상이한 도핑 레벨들을 생성하기 위해, 포토레지스트, 폴리실리콘, 이산화실리콘, 질화실리콘, 또는 주입 이온들의 투과를 차단하거나 방해하는 임의의 재료의 패터닝된 라인들을 통해 경사를 갖는 주입이 수행된다. 패터닝된 층의 각 라인은 라인과 인접하는 영역에서 패터닝된 층을 관통하여 기판으로 들어가는 주입 이온들의 수를 제어하기 위해 상이한 폭을 갖는다. 동일한 이온 주입 에너지(일반적으로, keV로 측정됨)를 위해서, 보다 많은 이온들이 층에서의 두꺼운 라인보다는 얇은 라인을 더 많은 이온들이 관통할 것이다. 따라서, 인접하는 보다 얇은 패턴 라인을 통과하는 주입에 의해 형성된 터브는 더 높은 도핑 농도를 가지며, 그에 형성된 MOSFET는 더 큰 임계 전압을 갖는다.
본 발명에 따른 방법은 상이한 임계 전압들을 갖는 MOSFET들을 형성하는 비용 및 복잡도를 감소시킨다. 임계 전압값의 범위를 갖는 다수의 MOSFET들은 부가 적인 마스킹 단계들 없이 동시에 형성될 수 있다.
본 발명은 바람직한 실시예들의 상세한 설명과 첨부 도면을 참조하여 고려할 때 더 쉽게 이해될 수 있고, 다른 이점들 및 그 사용들이 보다 쉽게 명백할 것이다.
일반적인 실시에 따르면, 설명되는 다양한 외형들은 일정한 비례로 도시된 것이 아니라, 본 발명에 관한 특정 특징들을 강조하도록 도시된 것이다. 참조 부호들은 도면 및 텍스트 전반에 걸쳐 동일한 요소들을 나타낸다.
도 7은 두 쌍의 CMOS 소자들을 도시하는 종래 기술의 CMOS 집적 회로(168)의 부분 개략도이다. PMOSFET(170) 및 NMOSFET(172)는 제 1 CMOS 쌍을 형성하고, PMOSFET(174) 및 NMOSFET(176)는 제 2 CMOS 쌍을 형성한다.
Figure 112007070086877-pat00023
은 PMOSFET(170)와 NMOSFET(172)에 대한 게이트 구동 신호로서, 공통 드레인 접속부에서 출력 신호(
Figure 112007070086877-pat00024
)를 생성한다.
Figure 112007070086877-pat00025
는 CMOS 쌍인 PMOSFET(174) 및 NMOSFET(176)에 대한 게이트 신호로서, 출력 신호(
Figure 112007070086877-pat00026
)를 생성한다. 또한, PMOSFET(170)는 드레인 전압(Vdd1)에 응답하고, PMOSFET(174)는 드레인 전압(Vdd2)에 응답한다는 것을 유념해야 한다. 드레인 전압들(Vdd1, Vdd2)은, 도 7에서 이들이 오프-칩 전압원으로부터 발원하는 것으로서 도시되어 있지만, 오프-칩 또는 온-칩에서 생성될 수도 있다. 이는 일 실시예에서 Vdd1 및 Vdd2가 동일하지 않고,
Figure 112007070086877-pat00027
이
Figure 112007070086877-pat00028
와 동일하지 않기 때문이다. 전형적인 회로 구성에서, 두 출력 신호들(
Figure 112007070086877-pat00029
,
Figure 112007070086877-pat00030
) 모두는 계단형 회로 체인(cascaded circuit chain)에서 다음 능동 소자를 구동한다. 예를 들어,
Figure 112007070086877-pat00031
은 입력 신호(
Figure 112007070086877-pat00032
)로서 작용할 수 있고,
Figure 112007070086877-pat00033
는 집적 회로(168)의 다른 소자에 제공되거나 칩 밖으로 전달될 수 있다.
Figure 112007070086877-pat00034
은 집적 회로(168) 내의 또 다른 회로에 의해 생성되거나 또는 오프-칩 소스로부터 발원할 수도 있다. 임의의 경우에, 상이한 동작 전압들(Vdd1, Vdd2) 및 입력/출력 전압들(
Figure 112007070086877-pat00035
,
Figure 112007070086877-pat00036
,
Figure 112007070086877-pat00037
,
Figure 112007070086877-pat00038
)을 사용하는 것은 상이한 임계 전압들을 갖는 MOSFET들의 형성을 요구할 수도 있다. 결과적으로, 예를 들어, PMOSFET(170) 및 NMOSFET(172)를 포함하는 COMS 쌍은 제 1 임계 전압을 갖도록 제조될 수 있고, PMOSFET(174) 및 NMOSFET(176)를 포함하는 CMOS 쌍은 제 2 임계 전압을 갖도록 제조될 수 있다.
도 8은 NMOSFET 소자(182) 및 NMOSFET 소자(184)를 포함하는 또 다른 대표적인 집적 회로(178)를 도시한다. 도 7에 도시된 바와 같이, 입력 신호들(
Figure 112007070086877-pat00039
,
Figure 112007070086877-pat00040
)은 동일한 전압 범위에 있지 않을 수도 있으며, 따라서, NMOSFET 소자들(182, 184) 각각은 상이한 임계 전압 입력 신호를 조정하도록 제조되어야 한다. 이 경우에, NMOSFET(182) 및 NMOSFET(184) 모두의 드레인 단자들은 단일 공급 전압(Vdd1)에 접속된다는 것을 유념해야 한다. 각 트랜지스터가 동일한 공급 전압으로 동작된다는 사실은 게이트 입력 신호들을 조정하기 위해 요구되는 임계 전압이 반드시 결정적인 것은 아니다. MOSFET 임계 전압들은 집적 회로의 동작 특징들 및 설계의 수에 기초하여 선택되기 때문에, 여러 상이한 임계 전압, MOSFET들이 최신식의 집적 회로에 필요하게 될 수 있다.
도 7을 참조하면, PMOSFET(170) 및 NMOSFET(172)는 제 1 임계 전압을 갖도록 제조될 수 있지만, PMOSFET(174) 및 NMOSFET(176)는 제 2 임계 전압을 갖도록 제조될 수 있다는 것을 알 수 있다. 도 8의 회로에 본 발명을 적용하여 알 수 있는 바와 같이, 본 발명의 타당성은 CMOS 응용들에만 제한되지 않고, 그 대신, MOSFET들이 논리 회로들, 신호 처리 회로들, 기본 CMOS 빌딩 블록 회로들 또는 메모리 소자들을 형성하기 위해 상호 접속되든 어떻든, 개개의 MOSFET들에 적용될 수 있다.
도 9에 도시된 바와 같이, 다수의 MOSFET들을 형성하고, MOSFET들 각각에 대한 임계 전압을 독립적으로 결정하는 제 1 단계는 웰들 또는 터브들을 주입함으로써 시작된다. 도 9에서, 기판(200)(p+ 도핑됨)은 에피택셜 성장된 p- 층(202) 하부에 있다. 마스크 소자들(204, 206, 208, 및 210)은 에피택셜층(202) 위에 위치되고, 마스크 소자들(204, 206, 208, 210)간의 개구 간격들(open spaces)에서의 에피택셜층(202)으로 인 또는 비소 도펀트 이온들이 주입된다. 그 결과가, 3개의 n형 웰들(220, 222, 224)을 도시하는 도 10에 도시되어 있다. 이 기술분야에 숙련된 사람들은, 본 발명의 교시에 따라 더 많거나 또는 더 적은 수의 웰들이 형성될 수 있다는 것을 인식할 것이다. 또한, 또 다른 실시예에서, p-채널 MOSFET 소자를 생성하기 위한 p형 웰들이, 주입 단계에서 붕소 이온들을 사용하여 동일한 기술에 의해 형성될 수 있다. 일 실시예에서, 각 웰(220, 222, 224)은 LOCOS(local oxidation of silicon) 영역(225, 226)에 의해 인접하는 웰로부터 분리된다. 또 다른 실시예에서는 얕은 트렌치 분리가 이용될 수 있다.
마스크 소자를 통과하여 주입될 이온들에 대해 부분적으로 전달되는 포토레지스트, 질화실리콘, 이산화실리콘 또는 다른 재료의 층이 에피택셜층(202) 위에 형성된다. 다수의 상이한-폭 라인들을 갖는 마스크 소자가 생성되고, 이 마스크는 층을 패터닝하는데 사용되어, 주입될 n형 웰들(예를 들어, n형 웰들(220, 222, 224))의 각각과 근접하게 라인이 위치되도록 한다. 도 11의 대표적인 실시예에는 이러한 3개의 패터닝된 라인들(230, 232, 234)이 도시되어 있다. 이 라인들은 상이한 폭을 가지고 있으며, 라인들을 통해 경사를 갖는 이온 주입의 사용으로 인한 인접 웰에서의 도핑 농도를 차례로 제어한다. 1°내지 89°의 경사각(tilt angles)이 가능하지만, 약 7°내지 60°의 경사각이 일반적이다.
화살표들(236, 238, 240)은 각각 웰들(220, 222, 224)에서의 도펀트 이온들의 경사 주입을 나타낸다. 이온들의 일부는 라인들(230, 232, 234)에 의해 흡수되고, 여기서, 흡수율은 개개의 라인 폭과 라인 재료의 함수이다(각 후보 재료는 특정 이온에 대한 유일한 전도 계수를 갖는다). 따라서, 웰(222)은 라인(232)이 라인(234)보다 넓기 때문에 웰(224)보다 낮은 주입 도핑을 수신한다. 결과적으로, 웰(222)에 형성될 MOSFET에 대한 임계 전압은 웰(224)에 형성될 MOSFET의 임계 전압보다 낮다. 라인 폭들과 재료는 주입된 도펀트 농도를 제어함으로써 요구되는 MOSFET 임계 전압을 달성하도록 선택된다. MOSFET 채널 영역이 웰에 형성되기 때문에, 가변 폭의 라인들을 형성하기 위해 단일 마스크를 사용하는 집적 회로를 통해 상이한 임계 전압들을 갖는 MOSFET들이 제조될 수 있다.
라인에 가장 근접한 웰의 영역은 라인에서 더 먼 영역보다 더 큰 주입 도우즈를 수신할 수도 있는데, 이는 주입 이온들이 후자의 경우에 마스크 층에서 더 큰 거리를 이동하기 때문이다. 도 12a의 예를 참조하면, 반도체 기판(262) 위에 위치된 마스크 라인(260) 및 다수의 주입선들(implanting rays)(264)이 도시되어 있다. 마스크 라인은 모든 주입선들(264)이 마스크 라인을 통해서 통과할 수 있도록 충분히 높다는 것을 유념해야 한다. 도 12b는 반도체 기판(262)에서의 도핑 프로파일들을 도시하며, 주입 프로파일은 실선으로 표시되고, 점선은 후-확산 프로파일을 나타낸다. 이는 도핑 프로파일에 측면 변화(lateral variation)를 생성한다는 점에서, 소자 임계 전압은 반도체 기판(262)에서 합성 또는 평균 도핑 농도에 의해 결정된다.
도 13a의 실시예에서, 마스크 라인(270)은 반도체 기판(272) 위에 위치되지만, 이 경우에 마스크 라인(270)은 모든 주입선들(274)이 마스크 라인을 통해서 통과할 만큼 충분히 높지 않다. 따라서, 다수의 주입선들(274)은 마스크 라인(270)을 통과하고 다른 주입선들은 마스크(270) 위로 통과한다. 최종 도펀트 프로파일들이 도 13b에 도시되어 있으며, 여기서, 주입된 프로파일은 실선으로 표시되어 있고, 점선은 후-확산 프로파일을 나타낸다. 이 실시예에서, 소자 임계 전압은 반도체 기판(272)의 평균 또는 합성 도핑 농도에 의해 결정된다.
본 발명의 또 다른 실시예에서, 웰 전반에 걸쳐 비교적 균일한 도펀트 분포를 생성하기 위해 제 2 주입이 수행된다. 도 14에 도시된 바와 같이, 라인들(290, 292, 294)을 포함하는, 도 11의 라인 패턴의 미러 이미지(mirror image)가 각 웰(220, 222, 224)의 대향 측에 형성되어 있고, 제 2 경사 주입이 도시된 바와 같이 대향 측에서 수행된다. 웰의 두 측면들로부터 주입될 때, 웰 전반에 걸친 도펀트 농도는 비교적 균일하다.
일반적으로, 집적 회로 전반에 걸쳐 라인 폭을 패터닝하기 위해 단일 마스크가 사용(또는, 더 균일한 도펀트 농도를 원한다면 2개의 마스크들을 사용)되기 때문에, 본 발명에 따른 처리는 상이한 임계 전압들을 갖는 MOSFET들을 형성하기 위해 다수의 마스크들을 필요로 하는 종래 기술의 처리 보다 상당히 저가이다. 본 발명의 일 실시예에서, 라인들(230, 232, 234)은 포토레지스트 재료로 형성된다. 다른 실시예들에서, 라인들은 폴리실리콘, 질화실리콘 또는 이산화실리콘으로 형성되며, 이들 모두는 종래의 집적 회로 제조에 사용되는 공통의 수단이다. 각 라인의 폭을 결정하기 위해서는, 각 재료가 주입될 이온들에 대해 상이한 전도 특성을 갖기 때문에 사용된 라인 재료에 제공되는 것이 반드시 고려되어야 한다.
이러한 점에서, 제조 처리는 종래의 MOSFET 제조 단계들에 따라 진행된다. 각 MOSFET에 있어서, 산화게이트가 성장되거나 증착되어, 게이트가 형성된다. 게이트는 저농도-도핑된 드레인 및 소스 영역들(드레인 및 소스 확장들이라고도 함)을 형성하기 위해 제 1 낮은-도우즈 주입을 위한 마스크로서 작용한다. 그 후, 비교적 두꺼운 이산화실리콘층이, 예를 들어, 화학 기상 증착에 의해 증착되고 이방성 에칭되어, 게이트에 인접한 2개의 측벽 스페이서들만을 남긴다. 스페이서들은 소스 및 드레인 영역들을 형성하기 위해 높은-도우즈 도펀드 주입을 위한 마스크로서 작용한다. 드라이브인 확산 후에, 소스 및 드레인 영역들 및 인접하는 저농도-도핑된 영역들이 형성된다.
MOSFET 치수들이 계속 축소됨에 따라, 드레인 유도 배리어 하강(drain induced barrier lowering)을 포함하는 특정 불리한 동작 특징들이 발생된다. 소스 및 드레인 영역들 사이에 의도되지 않은 정전 상호작용이 존재할 때 발생하는 이 현상은 일반적으로 소자 영역들의 부적절한 스케일링(즉, 소스 및 드레인 영역들이 너무 두껍거나 또는 채널 도핑이 너무 낮은 경우)에 의해 야기된다. 드레인 유도 배리어 부하의 결과는 소스와 드레인간의 펀치스루 누설(punchthrough leakage) 또는 고장, 및 채널 전류에 대한 게이트 제어의 손실이다. 드레인 유도 배리어 하강을 피하기 위해서, 소스 및 드레인 접합부들은 충분히 얕게 만들어져야 하는데, 이는 채널 길이들이 축소되기 때문이다. 또한, 채널 도핑은 드레인이 소스 접합부에 대한 제어를 수행하는 것을 방지하기 위해 충분히 높아야 하지만, 채널 영역 전체에 걸쳐 도핑 농도가 증가하는 것은 바람직하지 않게 임계 전압을 증가시킬 수도 있다. 따라서, 채널 도핑은 소스 및 드레인 영역들에 근접한 채널에 국부화된 도펀트 주입들을 수행함으로써 증가된다. 국소화된 주입들은 할로 또는 포켓 주입들로서 알려져 있다. 소스 및 드레인 영역들 근방의 고농도-도핑은 소스 및 드레인 소모(depletion) 폭을 축소시키고, 이들 두 영역들 간의 상호작용을 방지한다. 할로 처리는 경사진 주입 기하학을 사용하며, 일반적으로 게이트 형성 후에 수행된다. 주입은 게이트 하부에서 불균일한 측면 프로파일을 야기시키지만, 소스 및 드레인 영역들에서의 측면 프로파일은 비교적 균일하게 유지된다.
도 15는 반도체 기판(300)에서의 이러한 할로 주입을 도시한다. 반도체 기판(300)의 영역(304) 위에 있는 게이트 마스크(302)(즉, 게이트는 마스크로서 작용함)에 인접한 주입은 영역(304) 내의 도핑 농도를 제한한다. 도 15(b)의 라인(310)은 반도체 기판(300) 내에서의 대표적인 도펀트 농도 프로파일을 나타낸다. 할로 주입 후에, 도펀트 농도는 라인(310)으로 도시된다. 도시된 바와 같이, 영역(304) 외부의 도핑 프로파일은 비교적 균일하며, 게이트 마스크(302) 하부에서는 불균일하게 된다. MOSFET 소자에 적용된 것과 같이, 영역(304)은 채널을 나타내고, 도핑 농도가 균일한 영역은 소스 또는 드레인 영역들 중 하나를 나타낸다.
본 발명의 교시들은 다음과 같은 할로 주입과 관련하여 사용될 수 있다. 도 16a에 도시된 바와 같이, 2개의 마스크 라인들(350, 352)이 기판(354) 위에 놓여 있으며, MOSFET의 터브 또는 웰 영역(355)을 포함한다. 점선들은 소스/드레인 영역들(356, 358)의 대략의 위치를 나타내며, 터브 영역(355)의 처리시 나중 단계에서 형성될 것이다. 이온 주입선들(360, 362)은 각각 마스킹된 라인들(350, 352)을 통과하여 도 16b에 도시된 도핑 프로파일을 생성하는 터브(355)를 도핑하며, 이것은 소스/드레인 영역들(356, 358)을 통과하여 수평 평면들을 따른 도핑 프로파일을 나타낸다.
다음에, 도 17a에 도시된 바와 같이 게이트 마스크(370) 및 이온 주입선들(372, 374)을 사용하여 할로 주입이 수행된다. 도 17b를 참조하면, 초기의 도핑 농도는 도 16a에 도시된 처리로부터 발생하는 라인(376)으로 도시되어 있다. 할로 농도는 라인(378)으로 도시되어 있고, 총 농도는 라인(380)으로 도시되어 있다. 소스/드레인 영역들(356, 358)에서의 순 도펀트 농도는 소스/드레인 영역들(356, 358) 하부의 터브 영역들(355)에서의 농도보다 약 2배 더 큰 치수이다. 후자의 농도는 도 17c에 도시되어 있다. 이는 도 17b에서 라인 374로 표시된 농도와 동일한 형상을 갖는다는 것을 유념해야 한다. 또한, 도 17b의 도펀트 프로파일들은 z-방향(도면의 평면)의 도펀트 농도들을 나타낸다.
도 17b의 도펀트 프로파일은 약 1㎛ 미만의 게이트 폭을 갖는 MOSFET들에서의 좁은 폭 영향들을 감소시키는데 유리하다. 구체적으로, 하나의 부정적인 좁은 폭 영향은 채널 폭이 감소됨에 따라 임계 전압이 증가한다는 것이다. 게이트와 떨어져 있는 영역들에서 보다 높은 농도들을 갖는 도 17b의 도펀트 프로파일은 이 임계 전압 증가를 감소시킨다.
본 발명에 따른 시뮬레이션 결과들은, 0.65㎛의 폴리실리콘 라인 폭을 갖고, 1E17/㎤의 주입 표면 도핑 농도가 생성되고, 시뮬레이트된 MOSFET에 대해 특정 물리적 특징들을 가정할 때, 그 결과적인 임계 전압은 0.025V인 것으로 나타났다. 라인 폭이 0.20㎛로 변경될 때, 표면 도핑 농도는 7E17/㎤이고, 시뮬레이트된 임계 전압은 0.400V이다.
특정의 바람직한 실시예들에 있어서, 도펀트 프로파일의 측면 변화는 비교적 높은 도펀트 농도를 갖는 소스/드레인 영역에서의 터브 도펀트 농도가 1E19/㎤ 미만의 범위에 있고 비교적 낮은 도펀트 농도를 갖는 소스/드레인 영역에서의 터브 도펀트 농도는 9E18/㎤ 미만이도록 한다. 이들 제 1 및 제 2 소스/드레인 영역들의 위치들은 도 15b를 참조하여 이해된다. 비교적 낮은 도펀트 농도를 갖는 부분은 제 1 소스/드레인 영역으로서 참조되고 게이트(302)에 보다 가깝다. 비교적 높은 도펀트 농도를 갖는 부분은 제 2 소스/드레인 영역으로서 참조되고 게이트(302)로부터 더 멀리 있다. 다른 실시예들에 있어서, 비교적 높은 도펀트 농도를 갖는 제 2 소스/드레인 영역에서의 터브 도펀트 농도는 1E16/㎤ 및 1E19/㎤ 사이에 있고, 비교적 낮은 도펀트 농도를 갖는 소스/드레인 영역에서의 도펀트 농도는 9E18/㎤ 미만이다. 다른 실시예들에 있어서, 비교적 높은 도펀트 농도를 갖는 하나의 소스/드레인 영역에서의 터브 도펀트 농도는 약 2E18/㎤이고 비교적 낮은 도펀트 농도를 갖는 소스/드레인 영역에서의 도펀트 농도는 약 1E18/㎤이다. 처리는 MOSFET 터브들을 형성하기 유용한 것으로 설명되었으며, 여기서 상기 터브들은 채널 영역을 포함하고 제어된 도펀트 농도를 갖는다. 본 발명의 특정 응용들이 설명되었지만, 본 명세서에 개시된 원리들은, 3-5족 화합물들 및 다른 반도체 재료들로 형성되는 구조들을 포함하는, 다양한 방법들 및 다양한 회로 구조들로 본 발명을 실시하기 위한 기초를 제공한다. 대표적인 실시예들이 터브-기반 MOSFET들에 속하지만, 본 발명의 교시들은 소자 특징들이 도핑 농도에 의존하는 임의의 소자들 또는 소자 영역에 적용될 수 있다. 예를 들어, 실리콘-온-절연체 및 바이폴라 접합 트랜지스터 영역들의 도펀트 농도들은 상술된 바와 같이 재료층을 통해 경사 주입에 의해 제어될 수 있다. 예를 들어, 상이한 이득값들을 갖는 바이폴라 접합 트랜지스터들은 본 발명의 기술들을 사용하여 기본 도핑 농도를 제어함으로써 집적 회로에 형성될 수 있다. 또한, 본 발명의 범위 내에서 많은 변형예들이 가능하며, 본 발명은 이하 청구항들에 의해서만 제한된다.
본 발명은 전류를 도통시키도록 설계된 가변 도전형의 접합부들을 일체화하는 반도체 소자들 및 상기 소자들의 제조 방법들을 제공한다.

Claims (31)

  1. 반도체 소자 영역을 제조하는 방법에 있어서,
    반도체층 상에 도핑된 반도체 영역을 형성하는 단계;
    상기 반도체층의 상면에 상기 도핑된 반도체 영역에 근접한 제 1 재료 라인을 형성하는 단계;
    상기 제 1 재료 라인을 통해 제 1 경사 이온 주입(tilted ion implantation)을 수행하는 단계로서, 이온빔이 상기 도핑된 반도체 영역에 부딪히기 전에 상기 제 1 재료 라인을 통과하도록 상기 이온빔은 상기 반도체층의 상면에 대해 비스듬히 상기 제 1 재료 라인과 교차하고, 도펀트 농도를 증가시키기 위해 상기 도핑된 반도체 영역에 도달하는 주입 이온 도우즈(dosage)는 상기 재료 라인 폭에 의존하는, 상기 제 1 경사 이온 주입 수행 단계를 포함하는, 반도체 소자 영역 제조 방법.
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  6. 제 1 항에 있어서,
    상기 재료 라인의 높이는 상기 도핑된 반도체 영역에 도달하는 상기 이온 주입 도우즈를 제어하도록 선택되는, 반도체 소자 영역 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 재료 라인으로부터 상기 도핑된 반도체 영역의 대향 측 상에 상기 도핑된 반도체 영역에 근접한 제 2 재료 라인을 형성하는 단계;
    상기 제 2 재료 라인을 통해 제 2 경사 이온 주입을 수행하는 단계로서, 상기 이온빔은 상기 이온빔이 상기 도핑된 반도체 영역에 부딪히기 전에 상기 제 2 재료 라인을 통과하도록 상기 반도체층의 상면에 대해 비스듬히 상기 제 2 재료 라인을 교차하는, 상기 제 2 경사 이온 주입 수행 단계를 더 포함하는, 반도체 소자 영역 제조 방법.
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  10. 반도체 소자 영역을 도핑하는 방법에 있어서,
    하나 이상의 도펀트 도입 단계들에 의해 반도체층 상에 다수의 도핑된 반도체 영역들을 형성하는 단계로서, 적어도 하나의 도핑된 반도체 영역이 다수의 반도체 소자들 중 하나와 관련되는, 상기 반도체 영역 형성 단계;
    상기 다수의 반도체 영역들 중 적어도 하나에 근접한 재료 라인을 형성하는 단계;
    이온 주입을 수행하는 단계로서, 이온빔은 상기 이온빔이 상기 근접한 반도체 영역에 부딪히기 전에 상기 재료 라인을 통과하도록 상기 반도체층의 상면에 대해 비스듬히 상기 재료 라인과 교차하고, 상기 주입 이온들은 또한 상기 재료 라인의 폭에 의해 결정되는 상기 도핑된 반도체 영역의 도핑 농도를 증가시키는, 상기 이온 주입 수행 단계를 포함하는, 반도체 소자 영역 도핑 방법.
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  13. 제 10 항에 있어서,
    상기 재료 라인으로부터 상기 도핑된 반도체 영역의 대향 측 및 상기 도핑된 반도체 영역에 근접하여 대향 재료 라인을 형성하는 단계; 및
    상기 대향 재료 라인을 통해 제 2 경사 이온 주입을 수행하는 단계로서, 상기 이온빔은 상기 이온빔이 상기 도핑된 반도체 영역과 부딪히기 전에 상기 대향 재료 라인을 통과하도록 상기 반도체층의 상면에 대해 비스듬히 대향 재료 라인과 교차하는, 상기 제 2 경사 이온 주입 수행 단계를 더 포함하는, 반도체 소자 영역 도핑 방법.
  14. 삭제
  15. 다수의 전계 효과 트랜지스터들을 제조하는 방법에 있어서,
    반도체 기판 상에 다수의 도핑된 반도체 웰들을 형성하는 단계로서, 각각의 도핑된 반도체 웰은 전계 효과 트랜지스터와 연관되는, 상기 반도체 웰 형성 단계;
    상기 도핑된 반도체 웰에 근접하여 다수의 재료 라인들을 각각 형성하는 단계로서, 상기 다수의 재료 라인들의 각각은 미리 결정된 폭을 갖는, 상기 재료 라인 형성 단계;
    이온빔이 상기 반도체층의 상면에 대해 예각으로 상기 다수의 재료 라인들 각각과 교차하고 상기 근접한 도핑된 반도체 웰과 부딪히도록 상기 재료 라인들 각각을 통해 경사 이온 주입을 수행하는 단계로서, 주입 이온들은 또한 상기 도핑된 반도체 웰의 도핑 농도를 증가시키는, 상기 경사 이온 주입 수행 단계;
    상기 다수의 반도체 웰들 각각에, 상기 반도체층의 영역 상에 산화층을 형성하는 단계로서, 상기 산화층 하부의 영역은 채널 영역을 규정하는, 상기 산화층 형성 단계;
    상기 다수의 반도체 웰들 각각에서 상기 산화층 위에 게이트 영역을 형성하는 단계; 및
    그 사이에 상기 채널 영역을 갖는 상기 다수의 도핑된 반도체 웰들의 각각에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하고,
    상기 다수의 도핑된 반도체 웰들 각각과 관련된 소스 영역, 드레인 영역 및 게이트 영역의 조합은 전계 효과 트랜지스터를 형성하고, 상기 채널 영역의 도펀트 농도는 상기 재료 라인을 통과하는 이온들의 전송에 의존하며, 상기 다수의 전계 효과 트랜지스터들의 각 전계 효과 트랜지스터의 임계 전압은 상기 도펀트 농도에 의존하는, 전계 효과 트랜지스터 제조 방법.
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  20. 제 15 항에 있어서,
    상기 다수의 재료 라인들의 각각의 폭과 높이는 관련된 전계 효과 트랜지스터에 대한 원하는 임계 전압을 달성하도록 선택되는, 전계 효과 트랜지스터 제조 방법.
  21. 다수의 전계 효과 트랜지스터들을 포함하는 반도체 소자에 있어서,
    상기 트랜지스터들 중 제 1 트랜지스터는, 제 1 도전형의 터브(tub) 영역에 형성되고, 상기 트랜지스터들 중 제 2 트랜지스터와는 상이한 임계 전압을 가지며, 상기 제 1 트랜지스터는 상기 터브 영역에 형성된 제 2 도전형의 순(net) 도전형의 제 1 및 제 2 소스/드레인 영역들 및 게이트 구조를 포함하고, 각 소스/드레인 영역은 상기 소자의 측면의 표면 영역을 따라 상기 게이트 영역의 대향 측에 형성되고, 각 소스/드레인 영역은 상기 게이트 영역 쪽으로 확장되는 제 1 부분과 상기 게이트 영역으로부터 멀어지는 방향으로 확장되는 제 2 부분을 포함하고, 상기 소스 드레인 영역들 중 하나는 상기 측면의 표면 영역을 따른 상기 제 1 도전형의 터브 도펀트 농도가 상기 제 2 부분에서 제 1 터브 도펀트 농도를 갖고 상기 제 2 부분과 상기 제 1 부분 사이로부터 상기 게이트 구조로 확장하여 제 2 터브 도펀트 농도를 갖는 것을 특징으로 하고, 상기 제 1 터브 도펀트 농도는 상기 제 2 터브 도펀트 농도보다 더 높은, 반도체 소자.
  22. 제 21 항에 있어서,
    상기 하나의 소스/드레인 영역에서 상기 제 2 터브 도펀트 농도는 상기 게이트 구조로 확장하는, 반도체 소자.
  23. 제 21 항에 있어서,
    상기 하나의 소스/드레인 영역에서 상기 제 1 터브 도펀트 농도는 1E19/㎤ 미만이고, 상기 하나의 소스/드레인 영역에서 상기 제 2 터브 도펀트 농도는 9E18/㎤ 미만인, 반도체 소자.
  24. 제 21 항에 있어서,
    상기 하나의 소스/드레인 영역에서 상기 제 1 터브 도펀트 농도는 1E16/㎤ 내지 1E19/㎤이고, 상기 하나의 소스/드레인 영역에서 상기 제 2 터브 도펀트 농도는 9E18/㎤ 미만인, 반도체 소자.
  25. 제 21 항에 있어서,
    상기 하나의 소스/드레인 영역에서 상기 제 1 터브 도펀트 농도는 2E18/㎤이고, 상기 하나의 소스/드레인 영역에서 상기 제 2 터브 도펀트 농도는 1E18/㎤인, 반도체 소자.
  26. 다수의 전계 효과 트랜지스터들을 포함하는 반도체 소자에 있어서,
    상기 트랜지스터들 중 제 1 트랜지스터는 제 1 도전형의 터브 영역에 형성되고, 상기 제 1 트랜지스터는 상기 터브 영역에 형성된 제 2 도전형인 순 도전형의 제 1 및 제 2 소스/드레인 영역들 및 게이트 구조를 포함하고, 하나의 소스/드레인 영역 하부의 상기 터브 영역은 상기 게이트 영역쪽으로 상기 하나의 소스/드레인 영역을 따라 확장하는 제 1 부분 및 상기 게이트 영역에서 멀어지는 방향으로 상기 하나의 소스/드레인 영역을 따라 확장하는 제 2 부분을 포함하며, 상기 제 1 부분은 상기 제 2 부분의 터브 도펀트 농도에 비해 상기 제 1 도전형의 터브 도펀트 농도가 낮은 것을 특징으로 하는, 반도체 소자.
  27. 제 26 항에 있어서,
    상기 제 1 부분의 낮은 터브 도펀트 농도는 상기 게이트 기판 하부까지 미치는, 반도체 소자.
  28. 제 26 항에 있어서,
    상기 제 2 부분에서 터브 도펀트 농도는 1E19/㎤ 미만이고, 상기 제 1 부분에서 터브 도펀트 농도는 9E18/㎤ 미만인, 반도체 소자.
  29. 제 26 항에 있어서,
    상기 제 2 부분에서 터브 도펀트 농도는 1E16/㎤ 및 1E19/㎤ 사이에 있고, 상기 제 1 부분에서 터브 도펀트 농도는 9E18/㎤ 미만인, 반도체 소자.
  30. 제 26 항에 있어서,
    상기 제 2 부분에서 터브 도펀트 농도는 1E18/㎤이고, 상기 제 1 부분에서 터브 도펀트 농도는 5E17/㎤인, 반도체 소자.
  31. 제 1 항에 있어서,
    경사각은 약 1°내지 89°의 범위에 있는, 반도체 소자 영역 제조 방법.
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