KR100915830B1 - 반도체 집적 회로 - Google Patents

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이지왕
장재민
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Abstract

반도체 집적 회로를 개시한다. 개시된 본 발명의 반도체 집적 회로는, 제 1 기준 전압을 이용한 제 1 조정 전압을 제공하고, 제 2 기준 전압을 이용한 제 2 조정 전압을 제공하는 전압 공급부 및 상기 제 1 및 제 2 조정 전압 범위내에서 클럭킹하는 출력 클럭을 제공하는 클럭 버퍼부를 포함한다.
테스트 모드, 프로그램, 대칭, 퓨즈

Description

반도체 집적 회로{Semiconductor Integrated Circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 구체적으로는 클럭 버퍼부를 포함하는 반도체 집적 회로에 관한 것이다.
일반적으로 동기식 메모리(synchronous memory)란 클럭에 동기시켜 동작하는 메모리를 의미한다. 한편, DDR(Double Data Rate)과 같은 고속 동기식 메모리에서는 외부 클럭에 데이터가 적절히 동기되도록 클럭을 지연 및 고정시키는 DLL(Delay Locked Loop) 회로를 이용한다. 전술한 바와 같이, 동기식 메모리에서 클럭은 모든 신호들을 동기시키는 기준이 되는 신호로서 중요하며, 특히, 데이터의 입출력시 클럭과 데이터를 동기시키는 것이 중요하다.
예컨대, 클럭 트리부는 클럭 신호를 수신하여 데이터 입출력 버퍼부 및 데이터 입출력 핀으로 클럭 신호들의 중계를 관장한다. 하지만, 클럭 트리부의 클럭 분배 경로(clock distribution path)가 길어짐으로 인해 데이터 입출력 핀까지 경유되는 회로부들의 로딩으로 인해 클럭 신호의 부담은 더욱 증가하고 있다. 그리하여 클럭 신호의 클럭킹, 또는 스윙 범위가 외부 전압의 변화에 의한 변동이 발생하면 이로 인하여 클럭 트리부를 경유한 클럭 신호들 사이에는 전압 잡음(power noise) 또는 지터(jitter)가 발생할 수 있다. 따라서, 전압 잡음의 발생을 최소화하며 클럭 트리부에 클럭 신호를 전송하는 것이 중요하게 대두된다.
본 발명의 기술적 과제는 클럭 신호의 신호 스윙 범위를 조정하여 클럭 신호의 지터를 개선한 반도체 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 제 1 기준 전압을 이용한 제 1 조정 전압을 제공하고, 제 2 기준 전압을 이용한 제 2 조정 전압을 제공하는 전압 공급부 및 상기 제 1 및 제 2 조정 전압 범위내에서 클럭킹하는 출력 클럭을 제공하는 클럭 버퍼부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 외부 공급 전압으로부터 소정 전압 조정된 제 1 조정 전압 및 접지 전압으로부터 소정 전압 조정된 제 2 조정 전압을 제공하는 전압 공급부 및 입력 클럭을 버퍼링하여 상기 출력 클럭으로 제공하며, 상기 출력 클럭의 스윙 범위의 제 1 레벨은 상기 제 1 조정 전압이고, 상기 출력 클럭의 스윙 범위의 제 2 레벨은 상기 제 2 조정 전압인 클럭 버퍼부를 포함한다.
본 발명의 일 실시예에 따르면 클럭 신호의 스윙 범위를 조정한 레벨 내에서 정한다. 즉, 외부 공급 전압 뿐아니라 외부의 환경 또는 내부 회로의 구동등에 의해 순간적인 변동이 발생할 수 있는 접지 전압도 레귤레이터를 사용하여 클럭 신호에 공급한다. 따라서, 클럭 신호는 안정된 조정 전압 범위내에서 클럭킹하므로 전 압 잡음 및 지터가 개선될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 집적 회로에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로(1)의 개념적인 블록도이다.
도 1을 참조하면, 반도체 집적 회로(1)는 전압 공급부(100), 클럭 버퍼부(200) 및 클럭 트리부(300)를 포함한다.
우선, 본 발명의 일 실시예에 따른 전압 공급부(100)는 제 1 기준 전압(Vref1)에 응답하여 제 1 조정 전압(Vreg1)을 제공하고, 제 2 기준 전압(Vref2)에 응답하여 제 2 조정 전압(Vreg2)을 제공한다. 여기서, 제 1 기준 전압(Vref1)은 제 2 기준 전압(Vref2)보다 높은 전압이다. 이에 따라 생성된 제 1 조정 전압(Vreg1)은 외부 공급 전압(VDD)보다 소정 낮은 레벨이며, 제 2 조정 전압(Vreg2)은 접지 전압(VSS)보다 소정 높은 전압이다.
본 발명의 일 실시예에 따른 클럭 버퍼부(200)는 입력 클럭(CLK_in)을 수신하여 출력 클럭(CLK_out)을 제공한다. 이때, 입력 클럭(CLK_in) 및 출력 클럭(CLK_out)의 전압 스윙 레벨인 하이 레벨과 로우 레벨은 각각 제 1 조정 전압(Vreg1) 레벨 및 제 2 조정 전압(Vreg2) 레벨이다.
한편, 여기서의 클럭 버퍼부(200)의 입력 클럭(CLK_in)은DLL 회로부(미도시)를 이미 경유한 클럭 신호로 예시하나 이에 제한되는 것은 아니다.
클럭 트리부(300)는 출력 클럭(CLK_out)을 수신하여 각각의 데이터 입출력 버퍼부(미도시) 및 데이터 입출력 핀(미도시)으로 분배 및 전송하는 회로부이다. 종래보다 스윙 전압 레벨이 조정된 범위내에서 클럭킹 하는 출력 클럭(CLK_out)을 이용하므로, 클럭 트리부(300)에 의해 전송되는 클럭 신호(CLK_out)의 전압 잡음이 개선된다.
도 2는 도 1에 따른 전압 공급부(100)의 회로도이다.
도 2를 참조하면, 전압 공급부(100)는 제 1 레귤레이터(110), 제 2 레귤레이터(120) 및 부하부(130)를 포함한다.
제 1 레귤레이터(110)는 제 1 기준 전압(Vref1)에 응답하여 제 1 조정 전압(Vreg1)을 제공한다.
우선, 제 1 레귤레이터(110)는 제 1 비교기(112) 및 제 1 조정부(optimizer; 116)를 포함한다. 그리하여, 제 1 레귤레이터(110)는 제 1 기준 전압(Vref1)과 피드백된 제 1 조정 전압(Vreg1)을 비교하여 제 1 조정부(116)에 의해 전압 분배된 소정 전압만큼 조정함으로써 제 1 기준 전압(Vref1)과 실질적으로 동일한 레벨의 제 1 조정 전압(Vreg1)을 제공한다.
보다 구체적으로, 제 1 비교기(112)는 제 1 기준 전압(Vref1)과 제 1 조정 전압(Vreg1)을 비교한 제 1 비교 신호(com1)를 제 1 조정부(116)에 제공한다.
제 1 조정부(116)는 구동 트랜지스터인PMOS 트랜지스터(PM) 및 제 1 저항(R1)을 포함한다.
PMOS 트랜지스터(PM)는 제 1 비교 신호(com1)를 수신하는 게이트, 외부 공급 전압(VDD)을 인가받는 소스, 노드 b와 연결되는 드레인을 포함한다.
제 1 저항(R1)은 PMOS 트랜지스터(PM)와 병렬로 연결된다.
이어서, 제 2 레귤레이터(120)는 제 2 비교기(122) 및 제 2 조정부(optimizer; 126)를 포함한다. 그리하여, 제 2 레귤레이터(120)는 제 2 기준 전압(Vref2)과 피드백된 제 2 조정 전압(Vreg2)을 비교하여 제 2 조정부(126)에 의해 전압 분배된 소정 전압만큼 조정함으로써 제 2 기준 전압(Vref2)에 준하는 제 2 조정 전압(Vreg2)을 제공한다.
제 2 비교기(122)는 제 2 기준 전압(Vref2)과 제 2 조정 전압(Vreg2)을 비교한 제 2 비교 신호(com2)를 제 2 조정부(126)에 제공한다.
제 2 조정부(126)는 구동 트랜지스터인NMOS 트랜지스터(NM) 및 제 2 저항(R2)을 포함한다.
NMOS 트랜지스터(NM)는 제 2 비교기(122)의 출력 신호를 수신하는 게이트, 접지 전압(VSS)을 인가받는 소스, 노드 d와 연결되는 드레인을 포함한다.
제 2 저항(R2)은 NMOS 트랜지스터(NM)와 병렬로 연결된다.
한편, 부하부(130)는 제 1 및 제 2 레귤레이터(110, 120)의 출력단에 공통으로 연결된다. 부하부(130)는 부하 커패시터(LC) 및 부하 저항(LR)을 포함한다. 이러한 부하부(130), 즉 클럭(CLK_in, CLK_out)을 이용하는 내부 회로부의 부하를 예측하여 구비함으로써, 제 1 및 제 2 레귤레이터(110, 120)은 항상 일정한 부하 전류(load current)를 흐르게 한다. 이로써, 부하부(130)를 고려한 제 1 및 제 2 레 귤레이터(110, 120)의 출력 신호는 클럭 신호의 실질적인 이용시 안정적인 동작을 도모할 수 있다.
제 1 레귤레이터(110)의 동작을 설명하기로 한다.
제 1 비교기(112)는 제 1 기준 전압(Vref1)과 제 1 조정 전압(Vreg1)을 비교하여, 제 1 조정 전압(Vreg1)이 더 낮은 레벨이면 로우 레벨의 제 1 비교 신호(com1)를 출력한다. 로우 레벨의 제 1 비교 신호(com1)를 수신한 PMOS 트랜지스터(PM)는 턴온된다. 이때, PMOS 트랜지스터(PM)가 턴온되어도 제 1 저항(R1)에 의해 분배된 전압만큼 전압 강하가 일어난다. 따라서, 노드 b의 전압은 외부 공급 전압(VDD)으로부터 제 1 저항(R1)에 의해 분배된 전압만큼 강하된 전압의 신호가 출력될 수 있다.
만약, 제 1 조정 전압(Vreg1)이 제 1 기준 전압(Vref1)보다 더 높은 레벨이면, 하이 레벨의 제 1 비교 신호(com1)를 출력한다. 하이 레벨의 제 1 비교 신호(com1)를 수신한 PMOS 트랜지스터(PM)는 턴오프된다. 이 경우는, 입력 신호의 제 1 조정 전압(Vreg1)이 제 1 저항(R1)에 의해 분배된 전압만큼 강하된 레벨로 출력될 수 있다. 따라서, 제 1 조정 전압(Vreg1)은 제 1 기준 전압(Vref1)과 실질적으로 동일한 전압 레벨로 출력될 수 있다.
즉, 제 1 레귤레이터(110)는 제 1 조정 전압(Vreg1)을 제 1 기준 전압(Vref1)의 전압 레벨과 실질적으로 동일한 레벨의 신호를 출력하도록 한다. 여기서, 제 1 조정 전압(Vreg1)은 외부 공급 전압(VDD)보다 소정 낮은 전압 레벨일 수 있다. 예컨대, 외부 공급 전압(VDD)이 1.5V 라면 제 1 조정 전압(Vreg1)은 1.35V일 수 있으나 이에 제한되는 것은 아니다. 다만, 외부 공급 전압(VDD)과 제 1 조정 전압(Vreg1)의 전압 차이는 PMOS 트랜지스터(PM)의 문턱 전압보다는 낮은 오차범위를 가지면 가능하다.
계속해서, 제 2 레귤레이터(120)의 동작을 설명하기로 한다.
제 2 레귤레이터(120)의 동작 설명은 제 1 레귤레이터(110)의 동작 설명과 중복되므로 간략히 설명하기로 한다.
제 2 비교기(122)는 제 2 기준 전압(Vref2)과 제 2 조정 전압(Vreg2)을 비교하여, 제 2 조정 전압(Vreg2)을 제 2 기준 전압(Vref2)의 전압 레벨과 실질적으로 동일한 레벨의 신호를 출력하도록 한다. 제 2 비교기(122)의 비교 결과에 따라 제 2 조정부(126)의 NMOS 트랜지스터(NM)와 제 2 저항(R2)에 의해 분배된 전압만큼 소정 조정시킨다. 그리하여, NMOS 트랜지스터(NM)가 턴온될 때, 제 2 조정 전압(Vreg2)는 접지 전압(VSS)으로부터 소정 전압만큼 승압된 신호가 출력될 수 있다.
예컨대, 접지 전압(VSS)이 0V 라면 제 2 조정 전압(Vreg2)은 0.15V일 수 있으나 이에 제한되는 것은 아니다. 다만, 접지 전압(VDD)과 제 2 조정 전압(Vreg2)의 전압 차이는 NMOS 트랜지스터(NM)의 문턱 전압보다는 낮은 오차범위를 가지면 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 전압 공급부(100)는 외부 공급 전압(VDD)보다 소정 전압 강하된 제 1 조정 전압(Vreg1)을, 접지 전압(VSS)보다 소정 승압된 제 2 조정 전압(Vreg2)을 제공할 수 있다.
도 3은 도 2에 따른 제 1 비교기(112)의 상세한 회로도이다.
제 2 비교기(122)는 제 1 비교기(112)의 구성 원리 및 동작이 유사하고, 다만 제 2 기준 전압(Vref2)을 이용하는 것만 다르므로 제 2 비교기(122)의 설명은 생략하기로 하며, 제 1 비교기(112)에 대해서만 설명하기로 한다.
도 3을 참조하면, 제 1 비교기(112)는 제 1 및 제 2 PMOS 트랜지스터(P1, P2), 제 1 내지 제 3 NMOS 트랜지스터(N1-N3)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 바이어스 신호(BIAS)에 응답하여 턴온된다.
제 1 NMOS 트랜지스터(N1)는 바이어스 신호(BIAS)를 인가받는 게이트, 접지 전압(VSS)을 인가받는 소스, 노드 f와 연결된 드레인을 포함한다.
제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 각각 제 1 조정 전압(Vreg1) 및 제 1 기준 전압(Vref1)에 응답하여 턴온된다.
제 2 NMOS 트랜지스터(N2)는 제 1 조정 전압(Vreg1)을 인가받는 게이트, 노드 e와 연결된 드레인, 노드 f와 연결된 소스를 포함한다.
제 3 NMOS 트랜지스터(N3)는 제 1 기준 전압(Vref1)을 인가받는 게이트, 노드 g와 연결된 드레인, 노드 f와 연결된 소스를 포함한다.
제 1 및 제 2 PMOS 트랜지스터(P1, P2)는 노드 e와 공통으로 연결되는 게이트 및 외부 공급 전압(VDD)을 인가받는 공통 소스를 포함한다. 제 1 PMOS 트랜지스터(P1)은 노드 e와 연결된 드레인을, 제 2 PMOS 트랜지스터(P2)는 노드 g와 연결된 드레인을 포함한다.
제 1 비교기(112)는 통상의 커런트 미러 타입의 비교기로 예시하므로, 통상 의 비교기의 동작은 당업자라면 주지 관용된 기술이므로 자세한 설명은 생략하기로 한다.
잘 알려진 바와 같이, 제 1 비교기(112)는 각각의 수신되는 입력 신호의 비교, 여기서는 제 1 기준 전압(Vreg1)보다 제 1 조정 전압(Vreg1)이 높은지 낮은지 비교하여 제 1 비교 신호(com1)를 제공할 수 있다. 예를 들어, 제 1 기준 전압(Vreg1)보다 제 1 조정 전압(Vreg1)이 높으면, 제 2 NMOS 트랜지스터(N2)가 턴온된다. 그리하여, 노드 e의 전압 레벨이 보다 낮아지므로 제 2 PMOS 트랜지스터(P2)가 미약하게 턴온된다. 그리하여, 하이 레벨의 제 1 비교 신호(com1)가 출력될 수 있다. 하지만, 제 1 기준 전압(Vreg1)보다 제 1 조정 전압(Vreg1)이 낮으면, 제 3 NMOS 트랜지스터(N3)가 턴온된다. 그리하여, 노드 g의 전압 레벨이 보다 낮아지므로 로우 레벨의 제 1 비교 신호(com1)가 출력될 수 있다.
도 4는 도 1에 따른 클럭 버퍼부(200)의 개념적인 회로도이다.
도 5는 도 4에 따른 클럭 버퍼부(200)의 상세한 회로도이다.
도 4 및 도 5를 참조하면, 클럭 버퍼부(200)는 직렬로 연결된 다수개의 인버터를 포함한다.
클럭 버퍼부(200)는 입력 클럭(CLK_in)을 수신하여, 다수개의 인버터를 통해 버퍼링한 후 출력 클럭(CLK_out)을 제공할 수 있다.
제 1 인버터(INV1)에 대해 자세히 설명하기로 한다. 제 1 인버터(INV1)는 풀업 소자(PU) 및 풀다운 소자(PD)를 포함한다.
풀업 소자(PU)는 예컨대, PMOS 트랜지스터로서, 입력 클럭(CLK_in)을 수신하 는 게이트, 제 1 조정 전압(Vreg1)을 인가받는 소스 및 노드 h와 연결된 드레인을 포함한다.
풀다운 소자(PD)는 예컨대, NMOS 트랜지스터로서, 입력 클럭(CLK_in)을 수신하는 게이트, 제 2 조정 전압(Vreg2)을 인가받는 소스 및 노드 h와 연결된 드레인을 포함한다.
따라서, 풀업 소자(PU) 및 풀다운 소자(PD)의 전압 스위칭 범위는 각각 제 1 조정 전압(Vreg1) 및 제 2 조정 전압(Vreg2)가 된다.
외부에서 공급되거나 싱크되는 전압인 외부 공급 전압(VDD)과 접지 전압(VSS)은 외부의 환경, 또는 내부 회로의 구동에 따라 순간적인 변동이 발생할 수 있다. 이로 인한 부담을 경감시키도록 본 발명의 일 실시예에서는 외부 공급 전압(VDD)과 접지 전압(VSS)을 각각 조정하여, 조정된 전압(제 1 및 제 2 조정 전압)으로 출력 클럭(CLK_out)이 클럭킹하도록 할 수 있다.
한편, 설명되지 않은 클럭 버퍼부(200)내 다른 각각의 인버터들도 이러한 스윙 범위내에서 동작하는 풀업 소자(PU) 및 풀다운 소자(PD)를 포함한다.
도 6은 도 5에 따른 출력 클럭(CLK_out)의 전압 파형도이다.
도 6을 참조하면, 출력 클럭(CLK_out)은 외부 공급 전압(VDD) 보다 제 1소정 전압(ΔV1)만큼 강하된 제 1 조정 전압(Vreg1)이 하이 레벨이 된다. 즉, 풀업 소자(도 5의 PU 참조)의 전압 공급원은 외부 공급 전압(VDD)보다 전압 강하된 레벨의 제 1 조정 전압(Vreg1)이 된다.
마찬가지로, 출력 클럭(CLK_out)은 접지 전압(VSS) 보다 제2 소정 전압(Δ V2)만큼 승압된 제 2 조정 전압(Vreg2)이 로우 레벨이 된다. 즉, 풀다운 소자(도 5의 PD 참조)의 전류 싱크원은 접지 전압(VSS)보다 승압된 레벨의 제 2 조정 전압(Vreg2)이 된다. 그리하여, 출력 클럭(CLK_out)의 스윙 범위가 낮음으로써, 외부 공급 전압(VDD) 또는 접지 전압(VSS)의 전압 변동에 의한 전압 잡음의 영향을 보다 적게 받을 수 있다. 이로써,
여기서, 제 1 및 제 2 소정 전압(ΔV1, ΔV2)은 동일한 전압 레벨이 아닐 수도 있다. 다만, 전술한 바와 같이 제 1 및 제 2 소정 전압(ΔV1, ΔV2)은 각 PMOS 트랜지스터, 또는 NMOS 트랜지스터의 문턱 전압보다 낮은 범위의 전압 레벨이면 가능하다.
이와 같이, 본 발명의 일 실시예에 따르면 클럭 신호의 조정된 전압 범위내에서 클럭킹되도록 함으로써, 전압 잡음이 개선된 클럭 신호를 제공할 수 있다. 나아가, 전압 잡음이 개선되므로 지터의 영향이 개선되어 보다 안정적인 클럭 신호를 제공할 수 있다. 또한, 계속 클럭킹되는 클럭 신호의 스윙 범위가 작아지도록 제어함으로써 소모되는 전류를 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 블록도,
도 2는 도 1에 따른 전압 공급부의 회로도,
도 3은 도 2에 따른 제 1 비교기의 회로도,
도 4는 도 1에 클럭 버퍼부의 회로도,
도 5는 도 4에 따른 클럭 버퍼부의 상세한 회로도, 및
도 6은 도 5에 따른 출력 클럭의 전압 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 전압 공급부 110 : 제 1 레귤레이터
120 : 제 2 레귤레이터 130 : 부하부
200 : 클럭 버퍼부 PU : 풀업 소자
PD : 풀다운 소자 300 : 클럭 트리부

Claims (22)

  1. 제 1 기준 전압을 이용한 제 1 조정 전압을 제공하고, 제 2 기준 전압을 이용한 제 2 조정 전압을 제공하는 전압 공급부; 및
    상기 제 1 및 제 2 조정 전압 범위내에서 클럭킹하는 출력 클럭을 제공하는 클럭 버퍼부를 포함하는 반도체 집적 회로.
  2. 제 1항에 있어서,
    상기 전압 공급부는,
    상기 제 1 기준 전압 및 상기 제 1 조정 전압에 응답하여 상기 제 1 조정 전압을 제공하는 제 1 레귤레이터; 및
    상기 제 2 기준 전압 및 상기 제 2 조정 전압에 응답하여 상기 제 2 조정 전압을 제공하는 제 2 레귤레이터를 포함하는 반도체 집적 회로.
  3. 제 2항에 있어서,
    상기 제 1 레귤레이터는,
    상기 제 1 기준 전압 및 상기 제 1 조정 전압을 비교하는 제 1 비교기; 및
    상기 제 1 비교기의 출력 신호에 응답하여 소정 전압을 강하시키는 제 1 조정부를 포함하는 반도체 집적 회로.
  4. 제 3항에 있어서,
    상기 제 1 조정부는,
    상기 제 1 비교기의 출력 신호에 응답하여 턴온되면 외부 공급 전압을 공급하는 구동 트랜지스터; 및
    상기 구동 트랜지스터와 병렬로 연결된 저항 소자를 포함하는 반도체 집적 회로.
  5. 제 4항에 있어서,
    상기 저항 소자는 상기 제 1 레귤레이터의 출력단의 전압을 분배하는 반도체 집적 회로.
  6. 제 5항에 있어서,
    상기 외부 공급 전압으로부터 상기 제 1 조정 전압의 차이는 상기 구동 트랜지스터의 문턱 전압보다 낮은 반도체 집적 회로.
  7. 제 2항에 있어서,
    상기 제 2 레귤레이터는,
    상기 제 2 기준 전압 및 상기 제 2 조정 전압을 비교하는 제 2 비교기; 및
    상기 제 2비교기의 출력 신호에 응답하여 소정 전압을 승압시키는 제 2 조정부를 포함하는 반도체 집적 회로.
  8. 제 7항에 있어서,
    상기 제 2 조정부는,
    상기 제 2 비교기의 출력 신호에 응답하여 턴온되면 접지 전압으로 싱크시키는 구동 트랜지스터; 및
    상기 구동 트랜지스터와 병렬로 연결된 저항 소자를 포함하는 반도체 집적 회로.
  9. 제 8항에 있어서,
    상기 저항 소자는 상기 제 2 레귤레이터의 출력단의 전압을 분배하는 반도체 집적 회로.
  10. 제 9항에 있어서,
    상기 제 2 조정 전압과 상기 접지 전압의 차이는 상기 구동 트랜지스터의 문턱 전압보다 낮은 반도체 집적 회로.
  11. 제 1항에 있어서,
    상기 클럭 버퍼부는 복수개의 인버터를 포함하며,
    상기 각각의 인버터는,
    상기 제 1 조정 전압을 전압 공급원으로 이용하는 풀업 소자; 및
    상기 제 2 조정 전압을 전류 싱크원으로 이용하는 풀다운 소자를 포함하는 반도체 집적 회로.
  12. 외부 공급 전압으로부터 소정 전압 조정된 제 1 조정 전압 및 접지 전압으로부터 소정 전압 조정된 제 2 조정 전압을 제공하는 전압 공급부; 및
    입력 클럭을 버퍼링하여 출력 클럭으로 제공하며, 상기 출력 클럭의 스윙 범위의 제 1 레벨은 상기 제 1 조정 전압이고, 상기 출력 클럭의 스윙 범위의 제 2 레벨은 상기 제 2 조정 전압인 클럭 버퍼부를 포함하는 반도체 집적 회로.
  13. 제 12항에 있어서,
    상기 전압 공급부는,
    제 1 기준 전압 및 상기 제 1 조정 전압에 응답하여 상기 제 1 조정 전압을 제공하는 제 1 레귤레이터; 및
    제 2 기준 전압 및 상기 제 2 조정 전압에 응답하여 상기 제 2 조정 전압을 제공하는 제 2 레귤레이터를 포함하는 반도체 집적 회로.
  14. 제 13항에 있어서,
    상기 제 1 레귤레이터는,
    상기 제 1 기준 전압 및 상기 제 1 조정 전압을 비교하는 제 1 비교기; 및
    상기 제 1 비교기의 출력 신호에 응답하여 소정 전압을 강하시키는 제 1 조 정부를 포함하는 반도체 집적 회로.
  15. 제 14항에 있어서,
    상기 제 1 조정부는,
    상기 제 1 비교기의 출력 신호에 응답하여 턴온되면 외부 공급 전압을 공급하는 구동 트랜지스터; 및
    상기 구동 트랜지스터와 병렬로 연결된 저항 소자를 포함하는 반도체 집적 회로.
  16. 제 15항에 있어서,
    상기 저항 소자는 상기 제 1 레귤레이터의 출력단의 전압을 분배하는 반도체 집적 회로.
  17. 제 16항에 있어서,
    상기 외부 공급 전압으로부터 상기 제 1 조정 전압의 차이는 상기 구동 트랜지스터의 문턱 전압보다 낮은 반도체 집적 회로.
  18. 제 13항에 있어서,
    상기 제 2 레귤레이터는,
    상기 제 2 기준 전압 및 상기 제 2 조정 전압을 비교하는 제 2 비교기; 및
    상기 제 2비교기의 출력 신호에 응답하여 소정 전압을 승압시키는 제 2 조정부를 포함하는 반도체 집적 회로.
  19. 제 18항에 있어서,
    상기 제 2 조정부는,
    상기 제 2 비교기의 출력 신호에 응답하여 턴온되면 접지 전압으로 싱크시키는 구동 트랜지스터; 및
    상기 구동 트랜지스터와 병렬로 연결된 저항 소자를 포함하는 반도체 집적 회로.
  20. 제 19항에 있어서,
    상기 저항 소자는 상기 제 2 레귤레이터의 출력단의 전압을 분배하는 반도체 집적 회로.
  21. 제 20항에 있어서,
    상기 제 2 조정 전압과 상기 접지 전압의 차이는 상기 구동 트랜지스터의 문턱 전압보다 낮은 반도체 집적 회로.
  22. 제 12항에 있어서,
    상기 클럭 버퍼부는 복수개의 인버터를 포함하며,
    상기 각각의 인버터는,
    상기 제 1 조정 전압을 전압 공급원으로 이용하는 풀업 소자; 및
    상기 제 2 조정 전압을 전류 싱크원으로 이용하는 풀다운 소자를 포함하는 반도체 집적 회로.
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