KR20080017444A - 출력 레벨 전압 조정 - Google Patents

Abstract

핀 출력 레벨을 기준 레벨(60)에 적응시키는 회로가 개시되며, 여기에서 디지털 비교기(20)는 디바이스의 출력 핀으로부터의 출력 전압(40)과 기준 전압 레벨(60)을 비교한다. 비교기(20)는 비교기 출력(50, 52)의 극성 뿐만 아니라 이전의 클럭 사이클에서의 비교기 출력의 기억된 극성에 따라 상태 기계(22)에 시그널링하며, 상태 기계(22)는 클럭킹된 신호를 감지 회로(21) 및 전압 레귤레이터(30)에 송신한다. 감지 회로(21)는 오차 신호의 극성이 반대가 될 때까지 출력 레벨이 기준 전압(60)을 향하여 클럭킹된 간격으로 단계적으로 승압되도록, 스위칭된 저항기 네트워크(28)의 저항을 변경할 수 있다. 출력 전압(40)이 기준 전압(60) 임계치를 교차하는 경우, 비교기(20)는 상태를 플리핑하고 계속하여 출력 핀 전압을 기준 전압 레벨(60)로 조정한다.

Description

출력 레벨 전압 조정{OUTPUT LEVEL VOLTAGE REGULATION}

본 발명은 전기 인터페이스 회로에 관한 것으로, 보다 상세하게는 출력 전압을 원하는 전압으로 맞추기 위한 회로에 관한 것이다.

컴퓨터 시스템은 상호동작해야 하는 다수의 전자 컴포넌트로 구성된다. 다양한 컴포넌트의 비용을 최소화하기 위해 상이한 전압에서 동작하는 상이한 컴포넌트들이 형성된다. 출력 레벨이 입력 레벨에 따르지 못하면 디바이스는 손상을 입을 수 있고 상호동작이 방해된다.

종래의 회로 설계에서는, 예를 들어 버스 시스템의 섹션들을 상호접속시킴으로써 디바이스들을 상호접속하는데 일반적으로 레벨 시프터 회로가 사용되었다. 각각의 섹션은 상이한 공급 전압과 상이한 논리 레벨을 갖는다. 통상적인 예로, 각각의 섹션은 공급 전압; 상기 공급 전압에 접속된 풀업 저항기(pull up resistor) 및 디바이스; 및 상기 디바이스에 접속된 직렬 데이터 버스 라인 및 직렬 클럭 버스 라인을 포함한다. 예시적인 레벨 시프터 회로는 하위 전압 공급부에 접속된 게이트, 하위 전압 버스 라인에 접속된 소스 및 상위 전압 버스 라인에 접속된 드레인을 포함한다. 각각의 상이한 공급 전압에 대해 하나의 이러한 레벨 시프터 회로가 필요할 것이다.

레벨 시프터 회로는 일반적으로 특정 전압 레벨에 대해 특정하다. 따라서 특정 전압 동작 레벨을 갖는 각각의 디바이스 또는 디바이스 그룹에 대하여, 시스템은 디바이스의 사용을 허용하는 특정 회로를 필요로 하게 된다.

출력 전압 레벨을 목표 전압 레벨을 향해 적응시키는 회로 및 방법은 핀이나 패드로부터의 출력 전압을 출력 라인에 인가하는 단계 및 논리 출력, 즉 하이(high) 또는 로우(low)를 갖는 비교기에 의한 비교를 위해 기준 전압을 기준 전압 라인에 인가하는 단계를 포함한다. 상태 기계는 비교기로부터 신호를 수신한다. 상태 기계는 비교기로부터의 신호에 응답하여 그리고 기억된 이전의 논리 출력에 응답하여 트림 버스 신호를 생성한다. 두 개의 극성이 일치하는 경우, 부가적인 교정 전압 피드백이 요구된다. 두 개의 극성이 일치하지 않는 경우, 비교기의 출력 상태를 플리핑(flipping)함으로써 반대 부호의 교정 전압 피드백이 나타난다. 클럭킹된 트림 버스 신호는 감지 회로 및 전압 레귤레이터에 송신되고, 이는 스위칭된 저항기 값을 변경시켜 출력 전압이 기준 전압을 향해 한 단계 승압 또는 감압되도록 한다. 따라서, 출력 전압이 기준 전압보다 낮은 경우, 감지 회로 및 전압 레귤레이터의 저항기 값(저항)은 출력 전압을 기준 전압을 향해 한 단계 증가시키도록 변경된다. 그 다음 후속 단계에서 비교기, 상태 기계 및 감지 회로/저항기에 의해 이루어지는 바와 같이, 출력 전압과 기준 전압 사이의 비교는 다음의 클럭 사이클에서 반복될 것이다. 출력 전압이 극성에서 기준 전압 임계치와 교차될 때까지 연속적인 단계적 승압 또는 감압이 실행될 것이다. 이 시점에서, 비교기 신호는 상태를 플리핑하며 상태 기계에 시그널링하여 트림 버스 값을 레지스터에 저장한다.

도 1은 출력 어댑터의 회로 개략도이다.

도 2는 도 1의 회로와 같은 회로를 사용하여 시간의 흐름에 따른 신호 전압의 그래프이다.

도 3은 도 1의 블록으로서 도시된 저항기 네트워크의 회로도이다.

도 4는 도 1 및 도 3의 블록으로서 도시된 디코더 회로의 회로도이다.

도 5는 도 1의 블록으로서 도시된 레귤레이터의 회로도이다.

도 1을 참조하면, 출력 패드(12)는 출력 라인(14)에 인가되는 출력 전압을 생성한다. 테스터(16)와 같은 기준 공급부는 라인(18)을 통하여 안정적이고 고정된 기준 전압을 생성한다. 이들은 비교기(20), 즉 기준 임계 전압보다 높거나 낮은 오차를 감지함으로써 출력을 생성하는 아날로그 오차 증폭기에 의해 비교된다. 그 결과의 비교기 출력은 오차의 극성에 따라 논리 하이 또는 로우일 것이다.

도 2를 참조하면, 초기 출력 전압 레벨(40)은 기준 전압 레벨(60)과 비교된다. 도 1에서 처음에 노드(38)에서의 전압(40)의 값은 기준 전압 레벨보다 낮기 때문에, 이 예에서 비교기 출력의 상태는 로우 상태(50)로 남게 된다.

도 1을 참조하면, 비교기(20)는 신호를 상태 기계(22), 즉 논리 디바이스에 송신한다. 논리 디바이스는 이전의 사이클에서 행한 것을 기억한다. 오차 신호가 이전의 클럭 사이클에서와 같은 극성으로 이루어진 경우, 증가된 출력 신호는 이전 의 출력 신호보다 한 단계 더 큰 것으로 설정된다. 오차 신호가 반대 극성을 갖는 경우에는, 출력 신호의 증분은 반대 극성의 한 단계이다. 상태 기계(22)는 클럭(24)으로부터 클럭 신호를 수신하며, 논리 신호의 클럭킹 및 상태 기계의 기억을 가능하게 한다. 상태 기계는 저항기 네트워크(28)의 교정 전압을 설정하기 위해 3비트 트림 버스 값 신호를 디코더(27)에 송신한다. 신호는 3비트 워드가 전송될 수 있도록 3비트 라인(26) 상에 송신된다. 3비트 워드는 트림 버스 값의 8 상태, 또는 4비트와 부호 비트를 인코딩할 수 있으며, 이는 가능한 다수의 대응하는 전압 단계 높이를 제공한다. 감지 회로(21) 및 전압 레귤레이터(30)는 노드(38)에서의 출력 전압을 바꾸도록 변경될 수 있는 전압 피드백 루프의 일부이다. 이는 상기 설명된 8 단계 높이에 대응하는 정의된 증분으로 행해진다. 출력 신호는 비교기에서 오차 신호의 극성이 반대로 될 때까지 클럭 사이클마다 최대 한 단계씩 단계적으로 승압되거나 감압된다.

다시 도 2를 참조하면, 출력 신호(42)는 출력 레벨(40)에 비교하여 클럭 사이클마다 승압되는 것으로 도시되어 있다. 이 전압 출력 레벨에서, 출력 전압(42)은 여전히 기준 전압(60)보다 낮다. 따라서, 도 1에서 설명된 바와 같이, 비교기 출력 논리 레벨은 로우 상태(50)로 유지된다. 상태 기계, 즉 클럭킹된 논리 디바이스는 신호의 트림 버스 값의 기억된 상태에 1을 추가하고, 신호는 다시 감지 회로 및 전압 레귤레이터에 전송된다. 레귤레이터는 다시 피드백 루프의 저항을 증가적으로 변화시키고, 오차 신호가 그의 극성을 유지하는 한 다시 단계적 방식으로 출력 전압을 증가시킨다.

도 2에서, 이의 결과는 출력 전압 레벨(44)이 수직 점선으로 나타낸 클럭 간격을 갖는 하나의 클럭 사이클 동안 한 단계 증가하여 유지되는 것이다. 이러한 프로세스는 반복된다. 출력 전압(46)에 대한 증가는 비교기에서 기준 전압(60)과 비교된다. 이 시점에서 출력 전압은 기준 전압(60)보다 높아지고 오차 신호의 극성은 반대로 된다. 그 다음 비교기 출력은 상태를 하이 상태(52)로 플리핑한다. 이는 상태 기계에 시그널링하여 트림 버스 값을 메모리에 기억시킨다.

도 2의 예에서, 처음에는 출력 전압이 기준 전압보다 낮다. 이 전압은 출력 전압이 기준 전압 임계치와 교차될 때까지 클럭킹된 간격으로 단계적으로 승압된다. 기준 전압의 방향으로 출력 전압의 단계적 승압은 도 3 및 도 4를 참조하여 아래 설명되는 스위칭된 저항기 네트워크를 변경함으로써 이루어진다. 이는 출력 전압이 기준 전압 임계치와 교차될 때까지 클럭킹된 사이클로 반복된다. 초기 출력 전압이 기준 전압보다 높은 경우도 또한 가능하다. 이 경우에는 비교기 논리 레벨이 하이 상태에서 시작하며, 출력 전압 레벨이 기준 전압 임계치보다 높은 것을 상태 기계에 나타낸다. 그 다음, 트림 버스 논리 신호 값은 출력에 대한 저항을 변경하도록 스위칭된 저항기 네트워크에 신호 전달하며 전압을 단계적으로 감압한다. 이는 출력 전압이 극성에서 기준 전압 임계치와 교차될 때까지 반복될 것이다. 이 때 비교기는 이 예에서는 하이로부터 로우로 상태를 플리핑할 것이다. 트림 버스 논리 신호 값은 다음의 논리 신호 값의 극성과의 비교를 위해 레지스터에 다시 저장될 것이다. 극성이 같은 경우에는 이전의 논리 신호 값이 한 단위만큼 증가된다. 극성이 반대인 경우에는 이전의 논리 신호 값이 한 단위만큼 감소된다.

도 3을 참조하면, 디코더(27)는 라인(26)을 통하여 3트림 비트를 수신하는 것으로 도시되어 있다. 도 4에도 도시된 3트림 비트는 디코더 블록(27)에서 8개의 고유 신호를 생성한다. 도 4에서 3개의 병렬 비트가 8개의 가능한 신호로 번역되는 논리 배열이 존재한다. 하나씩 나타나는 8개의 가능한 논리 신호는 논리 출력 신호(32a-32h)와 그들의 대응하는 보완부(complement)(34a-34h)로서 취해진다. 상보 출력 신호(예를 들어, 32c 및 34c)는 동시 논리 출력으로서 전달된다. 도 3으로 되돌아가면, 동시 논리 출력은 저항기 네트워크(76)에서 반대 도전형의 대응하는 CMOS 드라이버 트랜지스터 쌍을 구동하도록 분할된다. 예를 들어, p-채널 CMOS 트랜지스터(38a)는 논리 신호(34a)에 의해 동작되는 제어 게이트를 가지며, 대응하는 n-채널 CMOS 트랜지스터(36a)는 논리 신호(32a)에 의해 동작되는 제어 게이트를 갖는다. 각각의 p-채널 트랜지스터(38a, 38b 등)는 라인(70) 상의 조정된 바이어스 전압을 일련의 저항기(R2)에 저레벨로 전달한다. 트랜지스터(38a)는 바이어스 전압을 갖는 하나의 저항기를 바이패스한다. 트랜지스터(38b)는 두 개의 저항기를 바이패스하고, 기타 트랜지스터 또한 그런 식으로 이루어진다. 한편, 각각의 n-채널 트랜지스터(36a, 36b 등)는 일련의 저항기(R1)에서 저항기들을 그라운드(72)에 단락시킨다. n-채널 트랜지스터(36a)는 하나의 저항기를 그라운드에 단락시킨다. 트랜지스터(36b)는 두 개의 저항기를 단락시키고, 기타 트랜지스터도 그런 식으로 이루어진다. 하프 방식일 수 있는 출력 라인(74) 상의 중간 출력 전압(V_MED)을 또는 조정된 공급 전압 및 그라운드 사이에 선택된 저항기 값에 기초하여 일부 계산된 값 을 전달하도록 p-채널 및 n-채널 트랜지스터는 상보적인 방식으로 거동하는 것으로 보인다. 저항기 네트워크(76)의 저항기 값들은 R1 및 R2 그룹의 선택된 저항기 양단에 인가된 주어진 조정된 공급 전압에 대해 V_MED로 적당한 전압을 제공하도록 선택된다.

저항기 네트워크(76)는 도 5에서 도 1을 참조하여 설명된 레귤레이터(30)의 연산 증폭기(80)에 전압 출력(V_MED)을 전달하도록 도시되어 있다. 전압 레벨(V_MED)은 디바이스(82)로부터의 밴드갭 기준 레벨과 결합되어 외부 공급부(86)가 접속되는 공급 트랜지스터(84)를 조정한다. 라인(88) 상의 조정된 공급 출력 전압은 저항기 네트워크(76), 출력 패드(12)와 연관된 노드(38) 및 도 1의 비교기(20)에의 입력 라인에 공급된다. 도 1의 회로는 임의의 특정 유형의 레귤레이터 또는 당해 기술분야에 공지된 임의의 기타 특정 회로에 한정되는 것으로 의도되지 않는다.

Claims (7)

1. 회로의 출력 핀에 대한 전압 조정 회로로서,

   칩의 출력 패드로부터의 제1 전압과 제2 기준 전압을 비교하고, 상기 제1 전압이 상기 제2 전압을 초과하는 경우에는 제1 극성을 갖고 상기 제2 전압이 상기 제1 전압을 초과하는 경우에는 제2 극성을 갖는 출력 비교 신호를 생성하는 비교 수단;

   상기 비교 수단으로부터의 상기 출력 비교 신호를 수신하고 교정 신호 레벨을 생성하는 논리 수단;

   상기 논리 수단으로부터의 상기 교정 신호 레벨을 수신하고, 교정된 전압 레벨을 상기 출력 패드에 출력하는 전압 생성 수단; 및

   시퀀스 클럭 사이클에 의해 순차적인 교정 레벨을 반복적으로 생성하기 위해 상기 논리 수단을 클럭킹하는 타이밍 수단

   을 포함하는 전압 조정 회로.
2. 청구항 1에 있어서,

   상기 논리 수단은 이전의 클럭 사이클로부터의 교정 레벨을 유지하는 레지스터를 포함하는 것인 전압 조정 회로.
3. 청구항 1에 있어서,

   상기 비교 수단, 논리 수단 및 전압 생성 수단은 루프로 배열되는 것인 전압 조정 회로.
4. 회로의 출력 핀에서의 전압을 조정하는 방법으로서,

   칩의 출력 핀에서의 제1 전압을 감지하는 단계;

   상기 칩의 출력 핀으로부터 감지된 제1 전압과 제2 기준 전압을 비교하는 단계;

   상기 제1 전압이 상기 제2 기준 전압을 초과하는 경우에는 제1 극성을 갖고 상기 제2 기준 전압이 상기 제1 전압을 초과하는 경우에는 제2 극성을 갖는 비교 신호를 반복적으로 생성하는 단계;

   이전의 비교 신호의 상태를 참조하여 상기 비교 신호의 상태를 논리 해석하고 이에 응답하여 교정 레벨을 생성하는 단계; 및

   상기 교정 레벨에 응답하여 상기 출력 핀에 교정된 출력 전압을 생성하는 단계

   를 포함하는 전압 조정 방법.
5. 청구항 4에 있어서,

   동일한 기간의 클럭 펄스에 의해 비교 신호의 생성을 클럭킹하는 단계를 더 포함하는 전압 조정 방법.
6. 청구항 4에 있어서,

   상기 교정 레벨을 스위칭된 저항기 네트워크에 인가하는 단계를 더 포함하는 전압 조정 방법.
7. 청구항 6에 있어서,

   상기 스위칭된 저항기 네트워크를 사용하여 상기 교정된 출력 전압을 생성하는 단계를 더 포함하는 전압 조정 방법.

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