JP2000156096A - 半導体記憶装置 - Google Patents
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- G11C2029/2602—Concurrent test
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- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】短時間に、全ワード線にＤＣ／ＡＣ的なストレ
スを印加でき、さらに、所定のワード線間にＡＣ的なス
トレスを与えることが可能な半導体記憶装置を提供す
る。 【解決手段】メモリセル３は複数のワード線WL00,WL01,
…とビット線BLの交点にマトリックス状に配置される。
ワードドライバ４は、複数のワード線WL00,WL01,…を分
割したワード線群毎に設けられ、該ワード線群のワード
線を駆動する。メインワードデコーダ５がワードドライ
バ４を活性化させ、サブワードデコーダ６がワードドラ
イバ４に接続されたワード線のうち所定のワード線を選
択する。テストモード時に入力されるテストモード信号
TESTに基づいてメインワードデコーダ５は全てのワード
ドライバ４を活性化させるとともにサブワードデコーダ
６はワードドライバ４に接続するワード線のうち所定の
ワード線を選択する。
スを印加でき、さらに、所定のワード線間にＡＣ的なス
トレスを与えることが可能な半導体記憶装置を提供す
る。 【解決手段】メモリセル３は複数のワード線WL00,WL01,
…とビット線BLの交点にマトリックス状に配置される。
ワードドライバ４は、複数のワード線WL00,WL01,…を分
割したワード線群毎に設けられ、該ワード線群のワード
線を駆動する。メインワードデコーダ５がワードドライ
バ４を活性化させ、サブワードデコーダ６がワードドラ
イバ４に接続されたワード線のうち所定のワード線を選
択する。テストモード時に入力されるテストモード信号
TESTに基づいてメインワードデコーダ５は全てのワード
ドライバ４を活性化させるとともにサブワードデコーダ
６はワードドライバ４に接続するワード線のうち所定の
ワード線を選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、詳しくはテストモードを備えた半導体記憶装置に
関するものである。
係り、詳しくはテストモードを備えた半導体記憶装置に
関するものである。
【０００２】近年の半導体記憶装置は、大容量化に伴い
試験時間の増大が問題となっている。その試験項目の中
でメモりセルアレイへのストレス印加も例外ではなく、
短時間にストレスを与える必要がある。
試験時間の増大が問題となっている。その試験項目の中
でメモりセルアレイへのストレス印加も例外ではなく、
短時間にストレスを与える必要がある。
【０００３】
【従来の技術】従来の半導体記憶装置では製品の信頼性
を確保するために出荷試験の中で高温・高電圧による加
速試験を行い、チップ内部に通常動作以上のストレスを
与えることで初期故障モードのスクリーニングを行って
いる。通常、このような試験をバーンインと呼ぶ。ワー
ド線に対するバーンインでは、全てのワード線を選択／
非選択して各ワード線のレベルを上昇／下降させ、各ワ
ード線にストレスを与えている。この方法には、通常モ
ードによって順番に選択していく方法か、又はテストモ
ード等により全ワード線を一括して選択する方法があ
る。
を確保するために出荷試験の中で高温・高電圧による加
速試験を行い、チップ内部に通常動作以上のストレスを
与えることで初期故障モードのスクリーニングを行って
いる。通常、このような試験をバーンインと呼ぶ。ワー
ド線に対するバーンインでは、全てのワード線を選択／
非選択して各ワード線のレベルを上昇／下降させ、各ワ
ード線にストレスを与えている。この方法には、通常モ
ードによって順番に選択していく方法か、又はテストモ
ード等により全ワード線を一括して選択する方法があ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、順番に
ワード線を選択していく方法では、ワード線の数に比例
して試験時間が長くなる。また、全ワード線を一括して
選択する方法では、所定のワード線間の電位差がゼロの
ＤＣ的なストレスしか与えられず、ワード線間に電位差
を与えたＡＣ的なストレスによる試験を行うことができ
ないという問題が生じていた。
ワード線を選択していく方法では、ワード線の数に比例
して試験時間が長くなる。また、全ワード線を一括して
選択する方法では、所定のワード線間の電位差がゼロの
ＤＣ的なストレスしか与えられず、ワード線間に電位差
を与えたＡＣ的なストレスによる試験を行うことができ
ないという問題が生じていた。
【０００５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、短時間に、全ワード線
にＤＣ／ＡＣ的なストレスを印加でき、さらに、所定の
ワード線間にＡＣ的なストレスを与えることが可能な半
導体記憶装置を提供することにある。
れたものであって、その目的は、短時間に、全ワード線
にＤＣ／ＡＣ的なストレスを印加でき、さらに、所定の
ワード線間にＡＣ的なストレスを与えることが可能な半
導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】請求項１に記載の発明に
よれば、テストモード時において、テストモード信号が
第１のデコーダ回路及び第２のデコーダ回路に入力され
ると、第１のデコーダ回路により複数のドライバ回路が
同時に選択され、該ドライバ回路に接続するワード線群
のうち所定のワード線が第２のデコーダ回路により選択
される。そして、第１のデコーダ回路により選択された
ドライバ回路に接続するワード線のうち、第２のデコー
ダ回路により選択されたワード線がドライバ回路により
駆動される。つまり、テストモード時において、任意の
ワード線を駆動することが可能となる。従って、第１の
デコーダ回路により全てのドライバ回路が選択され、第
２のデコーダ回路により所定のワード線が選択されるよ
うにすることで、通常動作時に駆動されるワード線より
も多くのワード線が同時に駆動される。その結果、複数
の任意のワード線にＤＣ／ＡＣ的な電圧ストレスが印加
される。また、任意のワード線間にＡＣ的な電圧ストレ
スが印加される。従って、初期故障モードのスクリーニ
ングを行うためのバーンインが短時間で行われる。
よれば、テストモード時において、テストモード信号が
第１のデコーダ回路及び第２のデコーダ回路に入力され
ると、第１のデコーダ回路により複数のドライバ回路が
同時に選択され、該ドライバ回路に接続するワード線群
のうち所定のワード線が第２のデコーダ回路により選択
される。そして、第１のデコーダ回路により選択された
ドライバ回路に接続するワード線のうち、第２のデコー
ダ回路により選択されたワード線がドライバ回路により
駆動される。つまり、テストモード時において、任意の
ワード線を駆動することが可能となる。従って、第１の
デコーダ回路により全てのドライバ回路が選択され、第
２のデコーダ回路により所定のワード線が選択されるよ
うにすることで、通常動作時に駆動されるワード線より
も多くのワード線が同時に駆動される。その結果、複数
の任意のワード線にＤＣ／ＡＣ的な電圧ストレスが印加
される。また、任意のワード線間にＡＣ的な電圧ストレ
スが印加される。従って、初期故障モードのスクリーニ
ングを行うためのバーンインが短時間で行われる。
【０００７】請求項２に記載の発明によれば、テストモ
ード回路が備えられ、該テストモード回路はテストモー
ド時に入力される所定の信号に基づいてテストモード信
号を出力する。
ード回路が備えられ、該テストモード回路はテストモー
ド時に入力される所定の信号に基づいてテストモード信
号を出力する。
【０００８】請求項３に記載の発明によれば、第２のデ
コーダ回路は、複数のサブデコード信号のうち入力され
るワード線選択信号に対応したサブデコード信号をドラ
イバ回路へ出力する。ドライバ回路は、接続されるワー
ド線のうち入力されるサブデコード信号に対応したワー
ド線を駆動する。その結果、ワード線選択信号により所
定のワード線が駆動されるので、任意の複数のワード線
にＤＣ／ＡＣ的なストレスが加えられるとともに任意の
ワード線間にストレスが加えられる。
コーダ回路は、複数のサブデコード信号のうち入力され
るワード線選択信号に対応したサブデコード信号をドラ
イバ回路へ出力する。ドライバ回路は、接続されるワー
ド線のうち入力されるサブデコード信号に対応したワー
ド線を駆動する。その結果、ワード線選択信号により所
定のワード線が駆動されるので、任意の複数のワード線
にＤＣ／ＡＣ的なストレスが加えられるとともに任意の
ワード線間にストレスが加えられる。
【０００９】請求項４に記載の発明によれば、テストモ
ード信号に基づいてパターン発生回路にて発生された所
定パターンのワード線選択信号が、第２のデコーダ回路
に入力され、該ワード線選択信号に応じて所定のサブデ
コード信号が第２のデコーダ回路からドライバ回路に出
力される。その結果、パターン発生回路にて発生された
ワード線選択信号のパターンにより所定のワード線が駆
動されるので、任意の複数のワード線にＤＣ／ＡＣ的な
ストレスが加えられるとともに任意のワード線間にスト
レスが加えられる。
ード信号に基づいてパターン発生回路にて発生された所
定パターンのワード線選択信号が、第２のデコーダ回路
に入力され、該ワード線選択信号に応じて所定のサブデ
コード信号が第２のデコーダ回路からドライバ回路に出
力される。その結果、パターン発生回路にて発生された
ワード線選択信号のパターンにより所定のワード線が駆
動されるので、任意の複数のワード線にＤＣ／ＡＣ的な
ストレスが加えられるとともに任意のワード線間にスト
レスが加えられる。
【００１０】請求項５に記載の発明によれば、テストモ
ード信号に基づいてオシレータ回路により所定周期の出
力信号がパターン発生回路に出力される。パターン発生
回路は、オシレータ回路からの発振信号に基づいて、所
定周期毎に所定パターンのワード線選択信号を第２のデ
コーダ回路に出力する。その結果、オシレータ回路から
の信号に基づいてパターン発生回路にて発生されたワー
ド線選択信号のパターンにより所定のワード線が駆動さ
れる。従って、任意の複数のワード線にＤＣ／ＡＣ的な
ストレスが加えられるとともに任意のワード線間にスト
レスが加えられる。
ード信号に基づいてオシレータ回路により所定周期の出
力信号がパターン発生回路に出力される。パターン発生
回路は、オシレータ回路からの発振信号に基づいて、所
定周期毎に所定パターンのワード線選択信号を第２のデ
コーダ回路に出力する。その結果、オシレータ回路から
の信号に基づいてパターン発生回路にて発生されたワー
ド線選択信号のパターンにより所定のワード線が駆動さ
れる。従って、任意の複数のワード線にＤＣ／ＡＣ的な
ストレスが加えられるとともに任意のワード線間にスト
レスが加えられる。
【００１１】請求項６に記載の発明によれば、テストモ
ード信号に基づいて、テストモード時に所定パターンの
ワード線選択信号が第２のデコーダ回路に入力され、該
ワード線選択信号に応じて所定のサブデコード信号が第
２のデコーダ回路から全てのドライバ回路に出力され
る。その結果、入力されるワード線選択信号のパターン
により所定のワード線が駆動されるので、任意の複数の
ワード線にＤＣ／ＡＣ的なストレスが加えられるととも
に任意のワード線間にストレスが加えられる。
ード信号に基づいて、テストモード時に所定パターンの
ワード線選択信号が第２のデコーダ回路に入力され、該
ワード線選択信号に応じて所定のサブデコード信号が第
２のデコーダ回路から全てのドライバ回路に出力され
る。その結果、入力されるワード線選択信号のパターン
により所定のワード線が駆動されるので、任意の複数の
ワード線にＤＣ／ＡＣ的なストレスが加えられるととも
に任意のワード線間にストレスが加えられる。
【００１２】ワード線選択信号は、請求７項に記載の発
明のように、サブワード信号と同数か又はそれよりも少
ない数で構成される。請求項８に記載の発明のように、
パターン発生回路により生成されるワード線選択信号を
隣接するワード線が交互に選択されるようにすること
で、ワード線にＡＣ的なストレスが印加されるとともに
隣接するワード線間にストレスが印加される。従って、
バーンイン時においてワード線間に効率よくストレスが
加えられる。
明のように、サブワード信号と同数か又はそれよりも少
ない数で構成される。請求項８に記載の発明のように、
パターン発生回路により生成されるワード線選択信号を
隣接するワード線が交互に選択されるようにすること
で、ワード線にＡＣ的なストレスが印加されるとともに
隣接するワード線間にストレスが印加される。従って、
バーンイン時においてワード線間に効率よくストレスが
加えられる。
【００１３】第２のデコーダ回路は、請求項９に記載の
発明のように、通常動作時では、アドレス信号に基づい
てサブデコード信号をドライバ回路に出力し、テストモ
ード時では、ワード線選択信号に基づいてサブデコード
信号をドライバ回路に出力する。
発明のように、通常動作時では、アドレス信号に基づい
てサブデコード信号をドライバ回路に出力し、テストモ
ード時では、ワード線選択信号に基づいてサブデコード
信号をドライバ回路に出力する。
【００１４】パターン発生回路は、請求項１０に記載の
発明のように、発振信号をカウントしたカウント結果に
基づいてワード線選択信号を出力するカウンタ、もしく
は、発振信号に基づいて予め記憶された所定パターンの
ワード線選択信号を出力するレジスタで構成される。
発明のように、発振信号をカウントしたカウント結果に
基づいてワード線選択信号を出力するカウンタ、もしく
は、発振信号に基づいて予め記憶された所定パターンの
ワード線選択信号を出力するレジスタで構成される。
【００１５】請求項１１に記載の発明によれば、パター
ン発生回路に制御信号が入力され、該制御信号に基づい
てパターン発生回路は、複数のパターンのうちの１つを
選択する。そして、パターン発生回路は、選択したパタ
ーンに基づいてワード線選択信号を出力する。
ン発生回路に制御信号が入力され、該制御信号に基づい
てパターン発生回路は、複数のパターンのうちの１つを
選択する。そして、パターン発生回路は、選択したパタ
ーンに基づいてワード線選択信号を出力する。
【００１６】ドライバ回路は、請求項１２に記載の発明
のように、ＣＭＯＳにて構成され、該ドライバ回路によ
ってワード線が駆動されるので、小電力化及び高速化が
図られる。
のように、ＣＭＯＳにて構成され、該ドライバ回路によ
ってワード線が駆動されるので、小電力化及び高速化が
図られる。
【００１７】請求項１３に記載の発明のように、同一ア
ドレスの複数のワード線を駆動するための複数のドライ
バ回路を備えたサブワード方式が採用される。
ドレスの複数のワード線を駆動するための複数のドライ
バ回路を備えたサブワード方式が採用される。
【００１８】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図７に従って説明する。図１は、一実施
形態の半導体記憶装置（ＤＲＡＭ）１の一部回路図であ
る。半導体記憶装置１には、メモリセルアレイ２が設け
られている。そのメモリセルアレイ２には、複数個のメ
モりセル３がマトリクス状に配列される。尚、メモリセ
ル３は、キャパシタとＭＯＳトランジスタとから構成さ
れ、複数本のワード線WL00,WL01,…と複数本のビット線
BLとの交点に設けられている。ビット線BLは図示しない
コラムデコーダに接続され、該コラムデコーダからのコ
ラムデコード信号に対応したビット線BLが選択される。
ワード線WL00,WL01,…はドライバ回路としてのワードド
ライバ４に接続され、ロウアドレス信号A0〜Aiに対応し
たワード線WL00,WL01,…が選択される。
の形態を図１〜図７に従って説明する。図１は、一実施
形態の半導体記憶装置（ＤＲＡＭ）１の一部回路図であ
る。半導体記憶装置１には、メモリセルアレイ２が設け
られている。そのメモリセルアレイ２には、複数個のメ
モりセル３がマトリクス状に配列される。尚、メモリセ
ル３は、キャパシタとＭＯＳトランジスタとから構成さ
れ、複数本のワード線WL00,WL01,…と複数本のビット線
BLとの交点に設けられている。ビット線BLは図示しない
コラムデコーダに接続され、該コラムデコーダからのコ
ラムデコード信号に対応したビット線BLが選択される。
ワード線WL00,WL01,…はドライバ回路としてのワードド
ライバ４に接続され、ロウアドレス信号A0〜Aiに対応し
たワード線WL00,WL01,…が選択される。
【００１９】詳述すると、ワード線WL00,WL01,…は、４
本毎に分割されたワード線群毎にワードドライバ４が設
けられている。各ワードドライバ４には、第１のデコー
ダ回路としてのメインワードデコーダ５及び第２のデコ
ーダ回路としてのサブワードデコーダ６が接続される。
ロウアドレス信号A2〜Aiがメインワードデコーダ５に入
力され、該メインワードデコーダ５はロウアドレス信号
A2〜Aiに対応したメインデコード信号M0〜Mnをワードド
ライバ４に出力する。これにより、ロウアドレス信号A2
〜Aiに対応した一つのワードドライバ４が選択（活性
化）される。
本毎に分割されたワード線群毎にワードドライバ４が設
けられている。各ワードドライバ４には、第１のデコー
ダ回路としてのメインワードデコーダ５及び第２のデコ
ーダ回路としてのサブワードデコーダ６が接続される。
ロウアドレス信号A2〜Aiがメインワードデコーダ５に入
力され、該メインワードデコーダ５はロウアドレス信号
A2〜Aiに対応したメインデコード信号M0〜Mnをワードド
ライバ４に出力する。これにより、ロウアドレス信号A2
〜Aiに対応した一つのワードドライバ４が選択（活性
化）される。
【００２０】一方、ロウアドレス信号A0,A1がサブワー
ドデコーダ６に入力され、該サブワードデコーダ６はロ
ウアドレス信号A0,A1に対応したサブデコード信号S0〜S
3をワードドライバ４に出力する。これにより、活性化
したワードドライバ４に接続するワード線群のうち一本
のワード線が駆動される。従って、複数のワード線WL0
0,WL01,…のうちロウアドレス信号A0〜Aiに対応した一
本のワード線が駆動される。
ドデコーダ６に入力され、該サブワードデコーダ６はロ
ウアドレス信号A0,A1に対応したサブデコード信号S0〜S
3をワードドライバ４に出力する。これにより、活性化
したワードドライバ４に接続するワード線群のうち一本
のワード線が駆動される。従って、複数のワード線WL0
0,WL01,…のうちロウアドレス信号A0〜Aiに対応した一
本のワード線が駆動される。
【００２１】さらに、本実施形態の半導体記憶装置１
は、前述したバーンインを行うためにテストモード回路
７、オシレータ回路８、パターン発生回路９を含む。そ
して、図示しない試験装置等の外部入力装置からテスト
モードエントリ信号TESTEがテストモード回路７に入力
された時（テストモード時）、バーンインが行われる。
つまり、テストモードエントリ信号TESTEがテストモー
ド回路７に入力されると、該テストモード回路７は、Ｈ
レベルのテストモード信号TESTをメインワードデコーダ
５、サブワードデコーダ６、オシレータ回路８に出力す
る。
は、前述したバーンインを行うためにテストモード回路
７、オシレータ回路８、パターン発生回路９を含む。そ
して、図示しない試験装置等の外部入力装置からテスト
モードエントリ信号TESTEがテストモード回路７に入力
された時（テストモード時）、バーンインが行われる。
つまり、テストモードエントリ信号TESTEがテストモー
ド回路７に入力されると、該テストモード回路７は、Ｈ
レベルのテストモード信号TESTをメインワードデコーダ
５、サブワードデコーダ６、オシレータ回路８に出力す
る。
【００２２】オシレータ回路８はＨレベルのテストモー
ド信号TESTにより活性化され、発振信号OSCをパターン
発生回路９に出力する。パターン発生回路９は、オシレ
ータ回路８からの発振信号OSCに基づいてワード線選択
信号P0,バーP0,P1,バーP1をサブワードデコーダ６に出
力する。
ド信号TESTにより活性化され、発振信号OSCをパターン
発生回路９に出力する。パターン発生回路９は、オシレ
ータ回路８からの発振信号OSCに基づいてワード線選択
信号P0,バーP0,P1,バーP1をサブワードデコーダ６に出
力する。
【００２３】テストモード信号TESTが入力されたメイン
ワードデコーダ５は、メインデコード信号M0〜Mnを全て
選択して全てのワードドライバ４を活性化させる。ま
た、テストモード信号TESTが入力されたサブワードデコ
ーダ６は、ロウアドレス信号A0,A1ではなく、パターン
発生回路９から入力されるワード線選択信号P0,バーP0,
P1,バーP1に基づいてサブデコード信号S0〜S3を出力す
る。これにより、活性化した全てのワードドライバ４
は、サブデコード信号S0〜S3に基づくワード線を駆動す
る。即ち、所定の複数のワード線が同時に駆動される。
ワードデコーダ５は、メインデコード信号M0〜Mnを全て
選択して全てのワードドライバ４を活性化させる。ま
た、テストモード信号TESTが入力されたサブワードデコ
ーダ６は、ロウアドレス信号A0,A1ではなく、パターン
発生回路９から入力されるワード線選択信号P0,バーP0,
P1,バーP1に基づいてサブデコード信号S0〜S3を出力す
る。これにより、活性化した全てのワードドライバ４
は、サブデコード信号S0〜S3に基づくワード線を駆動す
る。即ち、所定の複数のワード線が同時に駆動される。
【００２４】ここで、ワードドライバ４、メインワード
デコーダ５、サブワードデコーダ６、オシレータ回路
８、パターン発生回路９の回路構成を図面を用いて詳述
する。先ず、メインワードデコーダ５を説明する。
デコーダ５、サブワードデコーダ６、オシレータ回路
８、パターン発生回路９の回路構成を図面を用いて詳述
する。先ず、メインワードデコーダ５を説明する。
【００２５】図２に示すように、メインワードデコーダ
５は、直列接続された複数のＮＭＯＳトランジスタTN1
と、リセット・セット機能付きラッチ回路１１と、イン
バータ回路１２とを含んでいる。
５は、直列接続された複数のＮＭＯＳトランジスタTN1
と、リセット・セット機能付きラッチ回路１１と、イン
バータ回路１２とを含んでいる。
【００２６】ロウアドレス信号A2〜Aiのうちメインデコ
ード信号M0に対応する信号が各トランジスタTN1のゲー
ト端子にそれぞれ入力される。そして、アドレス信号A2
〜Aiに基づいて直列接続される全てのトランジスタTN1
がオンに制御されたときに、Ｌレベルの信号がラッチ回
路１１に入力される。このとき、ラッチ回路１１がセッ
トされて該ラッチ回路１１からＨレベルの信号が出力さ
れる。そして、Ｈレベルの信号が入力されたインバータ
回路１２からＬレベルのメインデコード信号M0が出力さ
れる。
ード信号M0に対応する信号が各トランジスタTN1のゲー
ト端子にそれぞれ入力される。そして、アドレス信号A2
〜Aiに基づいて直列接続される全てのトランジスタTN1
がオンに制御されたときに、Ｌレベルの信号がラッチ回
路１１に入力される。このとき、ラッチ回路１１がセッ
トされて該ラッチ回路１１からＨレベルの信号が出力さ
れる。そして、Ｈレベルの信号が入力されたインバータ
回路１２からＬレベルのメインデコード信号M0が出力さ
れる。
【００２７】Ｈレベルのテストモード信号TESTがラッチ
回路１１に入力されたときにも、ラッチ回路１１がセッ
トされてインバータ回路１２を介してＬレベルのメイン
デコード信号M0が出力される。さらに、Ｈレベルのワー
ド線リセット信号RSTがラッチ回路１１に入力される
と、ラッチ回路１１がリセットされてＨレベルのメイン
デコード信号M0がインバータ回路１２から出力される。
回路１１に入力されたときにも、ラッチ回路１１がセッ
トされてインバータ回路１２を介してＬレベルのメイン
デコード信号M0が出力される。さらに、Ｈレベルのワー
ド線リセット信号RSTがラッチ回路１１に入力される
と、ラッチ回路１１がリセットされてＨレベルのメイン
デコード信号M0がインバータ回路１２から出力される。
【００２８】尚、トランジスタTN1、ラッチ回路１１、
インバータ回路１２は、各メインデコード信号M0〜Mn毎
に設けられ、メインデコード信号M0〜Mnに対応するアド
レス信号が直列接続されたトランジスタTN1のゲート端
子に入力するように構成される。つまり、通常動作時に
おいては、メインデコード信号M0〜Mnのうちロウアドレ
ス信号A2〜Aiに対応した一つの信号がＬレベルとなる。
一方、テストモード時において、Ｈレベルのテストモー
ド信号TESTが入力されると、全てのメインデコード信号
M0〜MnがＬレベルとなる。
インバータ回路１２は、各メインデコード信号M0〜Mn毎
に設けられ、メインデコード信号M0〜Mnに対応するアド
レス信号が直列接続されたトランジスタTN1のゲート端
子に入力するように構成される。つまり、通常動作時に
おいては、メインデコード信号M0〜Mnのうちロウアドレ
ス信号A2〜Aiに対応した一つの信号がＬレベルとなる。
一方、テストモード時において、Ｈレベルのテストモー
ド信号TESTが入力されると、全てのメインデコード信号
M0〜MnがＬレベルとなる。
【００２９】メインワードデコーダ５は、通常内部電源
Vddよりも高いワード線駆動用の内部電源Vppにより駆動
され、該内部電源Vppに基づく電圧レベルのメインデコ
ード信号M0〜Mnが出力される。この理由は、図１に示す
ようにビット線BLから供給される内部電源Vddがメモリ
セル３のキャパシタにフルレベルでアクセスされる構成
とするためである。つまり、内部電源Vddよりも高い電
圧がワード線WL00,WL01,…を介してメモリセル３のトラ
ンジスタのゲート端子に加わるようにするためである。
Vddよりも高いワード線駆動用の内部電源Vppにより駆動
され、該内部電源Vppに基づく電圧レベルのメインデコ
ード信号M0〜Mnが出力される。この理由は、図１に示す
ようにビット線BLから供給される内部電源Vddがメモリ
セル３のキャパシタにフルレベルでアクセスされる構成
とするためである。つまり、内部電源Vddよりも高い電
圧がワード線WL00,WL01,…を介してメモリセル３のトラ
ンジスタのゲート端子に加わるようにするためである。
【００３０】次に、オシレータ回路８を説明する。図３
に示すように、オシレータ回路８はリングオシレータで
あり、１つのナンド回路１３と５つのインバータ回路１
４より構成される。オシレータ回路８は、Ｈレベルのテ
ストモード信号TESTにより活性化し、所定周期の発振信
号OSCを出力する。
に示すように、オシレータ回路８はリングオシレータで
あり、１つのナンド回路１３と５つのインバータ回路１
４より構成される。オシレータ回路８は、Ｈレベルのテ
ストモード信号TESTにより活性化し、所定周期の発振信
号OSCを出力する。
【００３１】次に、パターン発生回路９を説明する。図
４に示すように、パターン発生回路９は、３つのカウン
タ１５，１６，１７からなる、いわゆる３ビットバイナ
リカウンタを含んでいる。前述したオシレータ回路８か
らの発振信号OSCが入力されるカウンタ１５の出力端子
は、カウンタ１６の入力端子に接続され、カウンタ１６
の出力端子は、カウンタ１７の入力端子に接続される。
カウンタ１６の出力端子は、ナンド回路１８の入力端子
に接続されるとともにインバータ回路１９を介してナン
ド回路２０の入力端子に接続される。つまり、カウンタ
１６の出力信号P0aは、ナンド回路１８の入力端子に入
力するとともにインバータ回路１９により反転されてナ
ンド回路２０の入力端子に入力される。さらに、ナンド
回路１８の入力端子及びナンド回路２０の入力端子には
制御信号All-Hiがインバータ回路２１により反転されて
入力される。そして、ナンド回路１８からワード線選択
信号P0が出力され、ナンド回路２０からワード線選択信
号バーP0が出力される。
４に示すように、パターン発生回路９は、３つのカウン
タ１５，１６，１７からなる、いわゆる３ビットバイナ
リカウンタを含んでいる。前述したオシレータ回路８か
らの発振信号OSCが入力されるカウンタ１５の出力端子
は、カウンタ１６の入力端子に接続され、カウンタ１６
の出力端子は、カウンタ１７の入力端子に接続される。
カウンタ１６の出力端子は、ナンド回路１８の入力端子
に接続されるとともにインバータ回路１９を介してナン
ド回路２０の入力端子に接続される。つまり、カウンタ
１６の出力信号P0aは、ナンド回路１８の入力端子に入
力するとともにインバータ回路１９により反転されてナ
ンド回路２０の入力端子に入力される。さらに、ナンド
回路１８の入力端子及びナンド回路２０の入力端子には
制御信号All-Hiがインバータ回路２１により反転されて
入力される。そして、ナンド回路１８からワード線選択
信号P0が出力され、ナンド回路２０からワード線選択信
号バーP0が出力される。
【００３２】カウンタ１７の出力端子は、ナンド回路２
２の入力端子に接続され、カウンタ１７の出力信号P1a
がナンド回路２２に入力される。さらに、カウンタ１７
の出力端子は、インバータ回路２３及びトランスミッシ
ョンゲート２４を介してナンド回路２５と接続されると
ともに、トランスミッションゲート２６を介してナンド
回路２５と接続される。尚、トランスミッションゲート
２４はＮＭＯＳトランジスタTN2とＰＭＯＳトランジス
タTP2とから構成され、トランスミッションゲート２６
はＮＭＯＳトランジスタTN3とＰＭＯＳトランジスタTP3
とから構成されている。
２の入力端子に接続され、カウンタ１７の出力信号P1a
がナンド回路２２に入力される。さらに、カウンタ１７
の出力端子は、インバータ回路２３及びトランスミッシ
ョンゲート２４を介してナンド回路２５と接続されると
ともに、トランスミッションゲート２６を介してナンド
回路２５と接続される。尚、トランスミッションゲート
２４はＮＭＯＳトランジスタTN2とＰＭＯＳトランジス
タTP2とから構成され、トランスミッションゲート２６
はＮＭＯＳトランジスタTN3とＰＭＯＳトランジスタTP3
とから構成されている。
【００３３】トランスミッションゲート２４のＮＭＯＳ
トランジスタTN2のゲート端子及びトランスミッション
ゲート２６のＰＭＯＳトランジスタTP3のゲート端子に
は制御信号All-Hiがインバータ回路２１を介して入力さ
れる。トランスミッションゲート２４のＰＭＯＳトラン
ジスタTP2のゲート端子及びトランスミッションゲート
２６のＮＭＯＳトランジスタTN3のゲート端子に制御信
号All-Hiがインバータ回路２１，２７を介して入力され
る。
トランジスタTN2のゲート端子及びトランスミッション
ゲート２６のＰＭＯＳトランジスタTP3のゲート端子に
は制御信号All-Hiがインバータ回路２１を介して入力さ
れる。トランスミッションゲート２４のＰＭＯＳトラン
ジスタTP2のゲート端子及びトランスミッションゲート
２６のＮＭＯＳトランジスタTN3のゲート端子に制御信
号All-Hiがインバータ回路２１，２７を介して入力され
る。
【００３４】つまり、制御信号All-HiがＬレベルとなる
と、トランスミッションゲート２４がオンに制御され、
トランスミッションゲート２６がオフに制御される。従
って、カウンタ１７の出力信号P1aは、インバータ回路
２３により反転されて、トランスミッションゲート２４
を介してナンド回路２５に入力される。一方、制御信号
All-HiがＨレベルとなると、トランスミッションゲート
２４がオフに制御され、トランスミッションゲート２６
がオンに制御される。従って、カウンタ１７の出力信号
P1aは、トランスミッションゲート２６を介してナンド
回路２５に入力される。
と、トランスミッションゲート２４がオンに制御され、
トランスミッションゲート２６がオフに制御される。従
って、カウンタ１７の出力信号P1aは、インバータ回路
２３により反転されて、トランスミッションゲート２４
を介してナンド回路２５に入力される。一方、制御信号
All-HiがＨレベルとなると、トランスミッションゲート
２４がオフに制御され、トランスミッションゲート２６
がオンに制御される。従って、カウンタ１７の出力信号
P1aは、トランスミッションゲート２６を介してナンド
回路２５に入力される。
【００３５】また、ナンド回路２２，２５には制御信号
ROW-STがインバータ回路２８により反転されて入力され
る。そして、ナンド回路２２からワード線選択信号P1が
出力され、ナンド回路２５からワード線選択信号バーP1
が出力される。尚、本実施形態では制御信号All-Hi及び
制御信号ROW-STはテストモード回路７から入力される。
但し、制御信号All-Hi及び制御信号ROW-STは、試験装置
等の外部入力装置から入力される構成としてもよい。
ROW-STがインバータ回路２８により反転されて入力され
る。そして、ナンド回路２２からワード線選択信号P1が
出力され、ナンド回路２５からワード線選択信号バーP1
が出力される。尚、本実施形態では制御信号All-Hi及び
制御信号ROW-STはテストモード回路７から入力される。
但し、制御信号All-Hi及び制御信号ROW-STは、試験装置
等の外部入力装置から入力される構成としてもよい。
【００３６】カウンタ１５，１６，１７は図５に示す回
路構成となっており、入力端子に入力される信号がＬレ
ベルからＨレベルとなったとき（立ち上がりタイミン
グ）にカウンタ１５，１６，１７の出力信号が反転され
る。従って、発振信号OSCが２パルス入力されたとき
に、カウンタ１６の出力信号P0aが反転され、４パルス
入力されたときに、カウンタ１７の出力信号P1aが反転
される（図８参照）。尚、パターン発生回路９に用いら
れるカウンタ１５，１６，１７はバイナリ形式以外のも
のを用いてもよい。また、カウンタ１５，１６，１７の
数に限定されるものではなく、何れのカウンタの出力信
号を用いてワード線選択信号P0,バーP0,P1,バーP1を生
成するようにしてもよい。
路構成となっており、入力端子に入力される信号がＬレ
ベルからＨレベルとなったとき（立ち上がりタイミン
グ）にカウンタ１５，１６，１７の出力信号が反転され
る。従って、発振信号OSCが２パルス入力されたとき
に、カウンタ１６の出力信号P0aが反転され、４パルス
入力されたときに、カウンタ１７の出力信号P1aが反転
される（図８参照）。尚、パターン発生回路９に用いら
れるカウンタ１５，１６，１７はバイナリ形式以外のも
のを用いてもよい。また、カウンタ１５，１６，１７の
数に限定されるものではなく、何れのカウンタの出力信
号を用いてワード線選択信号P0,バーP0,P1,バーP1を生
成するようにしてもよい。
【００３７】次に、サブワードデコーダ６を説明する。
図６に示すように、サブワードデコーダ６は、サブデコ
ード信号S0〜S3毎にナンド回路３１，３２，３３、イン
バータ回路３４，３５、レベルコンバータ回路３６を備
える。サブワードデコーダ６は、入力信号としてのロウ
アドレス信号A0,バーA0,A1,バーA1又はワード線選択信
号P0,バーP0,P1,バーP1に基づいてサブデコード信号S0
〜S3を出力する。
図６に示すように、サブワードデコーダ６は、サブデコ
ード信号S0〜S3毎にナンド回路３１，３２，３３、イン
バータ回路３４，３５、レベルコンバータ回路３６を備
える。サブワードデコーダ６は、入力信号としてのロウ
アドレス信号A0,バーA0,A1,バーA1又はワード線選択信
号P0,バーP0,P1,バーP1に基づいてサブデコード信号S0
〜S3を出力する。
【００３８】先ず、サブデコード信号S0（正相サブデコ
ード信号S0z及び逆相サブデコード信号S0x）を出力する
ための回路動作について詳述する。ナンド回路３１の入
力端子には、ワード線選択信号バーP0,バーP1及びテス
トモード信号TESTが入力される。ナンド回路３２の入力
端子には、ロウアドレス信号バーA0,バーA1及びインバ
ータ回路３４を介してテストモード信号TESTが入力され
る。ナンド回路３１の出力端子はナンド回路３３の一方
の入力端子と接続され、ナンド回路３２の出力端子はナ
ンド回路３３の他方の入力端子と接続される。ナンド回
路３３の出力端子はインバータ回路３５の入力端子と接
続され、インバータ回路３５の出力端子はレベルコンバ
ータ回路３６の入力端子に接続される。
ード信号S0z及び逆相サブデコード信号S0x）を出力する
ための回路動作について詳述する。ナンド回路３１の入
力端子には、ワード線選択信号バーP0,バーP1及びテス
トモード信号TESTが入力される。ナンド回路３２の入力
端子には、ロウアドレス信号バーA0,バーA1及びインバ
ータ回路３４を介してテストモード信号TESTが入力され
る。ナンド回路３１の出力端子はナンド回路３３の一方
の入力端子と接続され、ナンド回路３２の出力端子はナ
ンド回路３３の他方の入力端子と接続される。ナンド回
路３３の出力端子はインバータ回路３５の入力端子と接
続され、インバータ回路３５の出力端子はレベルコンバ
ータ回路３６の入力端子に接続される。
【００３９】レベルコンバータ３６は、インバータ回路
３５から入力される信号を反転して正相サブデコード信
号S0zを出力する。インバータ回路３５は、逆相サブデ
コード信号S0xを出力する。尚、ナンド回路３１，３
２，３３、インバータ回路３４，３５は通常内部電源Vd
dで駆動されており、レベルコンバータ３６は、内部電
源Vddで振幅する入力信号をワード線駆動用の内部電源V
ppで振幅する信号（正相サブデコード信号S0z）に変換
する役割を果たしている。この理由も、内部電源Vddよ
りも高い電圧がワード線WL00,WL10,…を介してメモリセ
ル３のトランジスタのゲート端子に加わるようにするた
めである。
３５から入力される信号を反転して正相サブデコード信
号S0zを出力する。インバータ回路３５は、逆相サブデ
コード信号S0xを出力する。尚、ナンド回路３１，３
２，３３、インバータ回路３４，３５は通常内部電源Vd
dで駆動されており、レベルコンバータ３６は、内部電
源Vddで振幅する入力信号をワード線駆動用の内部電源V
ppで振幅する信号（正相サブデコード信号S0z）に変換
する役割を果たしている。この理由も、内部電源Vddよ
りも高い電圧がワード線WL00,WL10,…を介してメモリセ
ル３のトランジスタのゲート端子に加わるようにするた
めである。
【００４０】Ｌレベルのテストモード信号TESTがナンド
回路３１及びナンド回路３２に入力されたとき、つま
り、通常動作時では、ナンド回路３１の出力は常にＨレ
ベルとなり、ナンド回路３２の出力はロウアドレス信号
バーA0,バーA1に応じて変化する。
回路３１及びナンド回路３２に入力されたとき、つま
り、通常動作時では、ナンド回路３１の出力は常にＨレ
ベルとなり、ナンド回路３２の出力はロウアドレス信号
バーA0,バーA1に応じて変化する。
【００４１】具体的には、ロウアドレス信号バーA0,バ
ーA1がともにＨレベルの場合では、ナンド回路３２の出
力はＬレベルとなる。ナンド回路３２からＬレベルの信
号がナンド回路３３に入力されると、ナンド回路３１か
らＨレベルの信号が入力されているためナンド回路３３
の出力はＨレベルとなる。従って、インバータ回路３５
及びレベルコンバータ回路３６を介してＨレベル（内部
電源Vppレベル）の正相サブデコード信号S0zが出力され
るとともにインバータ回路３５からＬレベルの逆相サブ
デコード信号S0xが出力される。
ーA1がともにＨレベルの場合では、ナンド回路３２の出
力はＬレベルとなる。ナンド回路３２からＬレベルの信
号がナンド回路３３に入力されると、ナンド回路３１か
らＨレベルの信号が入力されているためナンド回路３３
の出力はＨレベルとなる。従って、インバータ回路３５
及びレベルコンバータ回路３６を介してＨレベル（内部
電源Vppレベル）の正相サブデコード信号S0zが出力され
るとともにインバータ回路３５からＬレベルの逆相サブ
デコード信号S0xが出力される。
【００４２】これに対し、ロウアドレス信号バーA0,バ
ーA1のいずれかがＬレベルの場合では、ナンド回路３２
の出力はＨレベルとなる。ナンド回路３２からＨレベル
の信号がナンド回路３３に入力されると、ナンド回路３
１からＨレベルの信号が入力されているためナンド回路
３３の出力はＬレベルとなる。従って、インバータ回路
３５及びレベルコンバータ回路３６を介してＬレベルの
正相サブデコード信号S0zが出力されるとともにインバ
ータ回路３５を介してＨレベルの逆相サブデコード信号
S0xが出力される。
ーA1のいずれかがＬレベルの場合では、ナンド回路３２
の出力はＨレベルとなる。ナンド回路３２からＨレベル
の信号がナンド回路３３に入力されると、ナンド回路３
１からＨレベルの信号が入力されているためナンド回路
３３の出力はＬレベルとなる。従って、インバータ回路
３５及びレベルコンバータ回路３６を介してＬレベルの
正相サブデコード信号S0zが出力されるとともにインバ
ータ回路３５を介してＨレベルの逆相サブデコード信号
S0xが出力される。
【００４３】一方、Ｈレベルのテストモード信号TESTが
ナンド回路３１及びナンド回路３２に入力されたとき、
つまり、テストモード時では、ナンド回路３２の出力は
常にＨレベルとなり、ナンド回路３１の出力はワード線
選択信号バーP0,バーP1のレベルに基づいて変化する。
ナンド回路３１及びナンド回路３２に入力されたとき、
つまり、テストモード時では、ナンド回路３２の出力は
常にＨレベルとなり、ナンド回路３１の出力はワード線
選択信号バーP0,バーP1のレベルに基づいて変化する。
【００４４】具体的には、ワード線選択信号バーP0,バ
ーP1がともにＨレベルの場合では、ナンド回路３１の出
力はＬレベルとなる。ナンド回路３１からＬレベルの信
号がナンド回路３３に入力されると、ナンド回路３２か
らＨレベルの信号が入力されているためナンド回路３３
の出力はＨレベルとなる。従って、インバータ回路３５
及びレベルコンバータ回路３６を介してＨレベル（内部
電源Vppレベル）の正相サブデコード信号S0zが出力され
るとともにインバータ回路３５を介してＬレベルの逆相
サブデコード信号S0xが出力される。
ーP1がともにＨレベルの場合では、ナンド回路３１の出
力はＬレベルとなる。ナンド回路３１からＬレベルの信
号がナンド回路３３に入力されると、ナンド回路３２か
らＨレベルの信号が入力されているためナンド回路３３
の出力はＨレベルとなる。従って、インバータ回路３５
及びレベルコンバータ回路３６を介してＨレベル（内部
電源Vppレベル）の正相サブデコード信号S0zが出力され
るとともにインバータ回路３５を介してＬレベルの逆相
サブデコード信号S0xが出力される。
【００４５】これに対し、ワード線選択信号バーP0,バ
ーP1のいずれかがＬレベルの場合では、ナンド回路３１
の出力はＨレベルとなる。ナンド回路３１からＨレベル
の信号がナンド回路３３に入力されると、ナンド回路３
２からＨレベルの信号が入力されているためナンド回路
３３の出力はＬレベルとなる。従って、インバータ回路
３５及びレベルコンバータ回路３６を介してＬレベルの
正相サブデコード信号S0zが出力されるとともにインバ
ータ回路３５を介してＨレベルの逆相サブデコード信号
S0xが出力される。
ーP1のいずれかがＬレベルの場合では、ナンド回路３１
の出力はＨレベルとなる。ナンド回路３１からＨレベル
の信号がナンド回路３３に入力されると、ナンド回路３
２からＨレベルの信号が入力されているためナンド回路
３３の出力はＬレベルとなる。従って、インバータ回路
３５及びレベルコンバータ回路３６を介してＬレベルの
正相サブデコード信号S0zが出力されるとともにインバ
ータ回路３５を介してＨレベルの逆相サブデコード信号
S0xが出力される。
【００４６】次に、サブデコード信号S1（正相サブデコ
ード信号S1z及び逆相サブデコード信号S1x）を出力する
ための回路動作を説明する。尚、前述したサブデコード
信号SOを出力する回路構成との違いは、ナンド回路３１
に入力される信号がワード線選択信号P0,バーP1とな
り、ナンド回路３２に入力される信号がロウアドレス信
号A0,バーA1となる点である。
ード信号S1z及び逆相サブデコード信号S1x）を出力する
ための回路動作を説明する。尚、前述したサブデコード
信号SOを出力する回路構成との違いは、ナンド回路３１
に入力される信号がワード線選択信号P0,バーP1とな
り、ナンド回路３２に入力される信号がロウアドレス信
号A0,バーA1となる点である。
【００４７】従って、通常動作時では、ロウアドレス信
号A0,バーA1がともにＨレベルのときに、Ｈレベルの正
相サブデコード信号S1zが出力されるとともに、Ｌレベ
ルの逆相サブデコード信号S1xが出力される。また、ロ
ウアドレス信号A0,バーA1のいずれかがＬレベルのとき
は、Ｌレベルの正相サブデコード信号S1zが出力される
とともに、Ｈレベルの逆相サブデコード信号S1xが出力
される。
号A0,バーA1がともにＨレベルのときに、Ｈレベルの正
相サブデコード信号S1zが出力されるとともに、Ｌレベ
ルの逆相サブデコード信号S1xが出力される。また、ロ
ウアドレス信号A0,バーA1のいずれかがＬレベルのとき
は、Ｌレベルの正相サブデコード信号S1zが出力される
とともに、Ｈレベルの逆相サブデコード信号S1xが出力
される。
【００４８】一方、テストモード時では、ワード線選択
信号P0,バーP1がともにＨレベルのときに、Ｈレベルの
正相サブデコード信号S1zが出力されるとともに、Ｌレ
ベルの逆相サブデコード信号S1xが出力される。また、
ワード線選択信号P0,バーP1のいずれかがＬレベルのと
きは、Ｌレベルの正相サブデコード信号S1zが出力され
るとともに、Ｈレベルの逆相サブデコード信号S1xが出
力される。
信号P0,バーP1がともにＨレベルのときに、Ｈレベルの
正相サブデコード信号S1zが出力されるとともに、Ｌレ
ベルの逆相サブデコード信号S1xが出力される。また、
ワード線選択信号P0,バーP1のいずれかがＬレベルのと
きは、Ｌレベルの正相サブデコード信号S1zが出力され
るとともに、Ｈレベルの逆相サブデコード信号S1xが出
力される。
【００４９】次いで、サブデコード信号S2（正相サブデ
コード信号S2z及び逆相サブデコード信号S2x）を出力す
るための回路動作を説明する。尚、前述したサブデコー
ド信号SO,S1を出力する回路構成との違いは、ナンド回
路３１に入力される信号がワード線選択信号バーP0,P1
となり、ナンド回路３２に入力される信号がロウアドレ
ス信号バーA0,A1となる点である。
コード信号S2z及び逆相サブデコード信号S2x）を出力す
るための回路動作を説明する。尚、前述したサブデコー
ド信号SO,S1を出力する回路構成との違いは、ナンド回
路３１に入力される信号がワード線選択信号バーP0,P1
となり、ナンド回路３２に入力される信号がロウアドレ
ス信号バーA0,A1となる点である。
【００５０】従って、通常動作時では、ロウアドレス信
号バーA0,A1がともにＨレベルのときに、Ｈレベルの正
相サブデコード信号S2zが出力されるとともに、Ｌレベ
ルの逆相サブデコード信号S2xが出力される。また、ロ
ウアドレス信号バーA0,A1のいずれかがＬレベルのとき
は、Ｌレベルの正相サブデコード信号S2zが出力される
とともに、Ｈレベルの逆相サブデコード信号S2xが出力
される。
号バーA0,A1がともにＨレベルのときに、Ｈレベルの正
相サブデコード信号S2zが出力されるとともに、Ｌレベ
ルの逆相サブデコード信号S2xが出力される。また、ロ
ウアドレス信号バーA0,A1のいずれかがＬレベルのとき
は、Ｌレベルの正相サブデコード信号S2zが出力される
とともに、Ｈレベルの逆相サブデコード信号S2xが出力
される。
【００５１】一方、テストモード時では、ワード線選択
信号バーP0,P1がともにＨレベルのときに、Ｈレベルの
正相サブデコード信号S2zが出力されるとともに、Ｌレ
ベルの逆相サブデコード信号S2xが出力される。また、
ワード線選択信号バーP0,P1のいずれかがＬレベルのと
きは、Ｌレベルの正相サブデコード信号S2zが出力され
るとともに、Ｈレベルの逆相サブデコード信号S2xが出
力される。
信号バーP0,P1がともにＨレベルのときに、Ｈレベルの
正相サブデコード信号S2zが出力されるとともに、Ｌレ
ベルの逆相サブデコード信号S2xが出力される。また、
ワード線選択信号バーP0,P1のいずれかがＬレベルのと
きは、Ｌレベルの正相サブデコード信号S2zが出力され
るとともに、Ｈレベルの逆相サブデコード信号S2xが出
力される。
【００５２】さらに、サブデコード信号S3（正相サブデ
コード信号S3z及び逆相サブデコード信号S3x）を出力す
るための回路動作を説明する。尚、前述したサブデコー
ド信号SO,S1,S2を出力する回路構成との違いは、ナンド
回路３１に入力される信号がワード線選択信号P0,P1と
なり、ナンド回路３２に入力される信号がロウアドレス
信号A0,A1となる点である。
コード信号S3z及び逆相サブデコード信号S3x）を出力す
るための回路動作を説明する。尚、前述したサブデコー
ド信号SO,S1,S2を出力する回路構成との違いは、ナンド
回路３１に入力される信号がワード線選択信号P0,P1と
なり、ナンド回路３２に入力される信号がロウアドレス
信号A0,A1となる点である。
【００５３】従って、通常動作時では、ロウアドレス信
号A0,A1がともにＨレベルのときに、Ｈレベルの正相サ
ブデコード信号S3zが出力されるとともに、Ｌレベルの
逆相サブデコード信号S3xが出力される。また、ロウア
ドレス信号A0,A1のいずれかがＬレベルのときは、Ｌレ
ベルの正相サブデコード信号S3zが出力されるととも
に、Ｈレベルの逆相サブデコード信号S3xが出力され
る。
号A0,A1がともにＨレベルのときに、Ｈレベルの正相サ
ブデコード信号S3zが出力されるとともに、Ｌレベルの
逆相サブデコード信号S3xが出力される。また、ロウア
ドレス信号A0,A1のいずれかがＬレベルのときは、Ｌレ
ベルの正相サブデコード信号S3zが出力されるととも
に、Ｈレベルの逆相サブデコード信号S3xが出力され
る。
【００５４】一方、テストモード時では、ワード線選択
信号P0,P1がともにＨレベルのときに、Ｈレベルの正相
サブデコード信号S3zが出力されるとともに、Ｌレベル
の逆相サブデコード信号S3xが出力される。また、ワー
ド線選択信号P0,P1のいずれかがＬレベルのときは、Ｌ
レベルの正相サブデコード信号S3zが出力されるととも
に、Ｈレベルの逆相サブデコード信号S3xが出力され
る。
信号P0,P1がともにＨレベルのときに、Ｈレベルの正相
サブデコード信号S3zが出力されるとともに、Ｌレベル
の逆相サブデコード信号S3xが出力される。また、ワー
ド線選択信号P0,P1のいずれかがＬレベルのときは、Ｌ
レベルの正相サブデコード信号S3zが出力されるととも
に、Ｈレベルの逆相サブデコード信号S3xが出力され
る。
【００５５】次に、ワードドライバ４を説明する。図７
に示すように、ワードドライバ４は、４本のワード線WL
00〜WL03を駆動するために４つのＣＭＯＳインバータ回
路３７を備えている。ＣＭＯＳインバータ回路３７は１
つのＰＭＯＳトランジスタTP4と２つのＮＭＯＳトラン
ジスタTN4,TN5とから構成される。ＰＭＯＳトランジス
タTP4のドレイン端子には、並列接続したＮＭＯＳトラ
ンジスタTN4,TN5のドレイン端子が接続され、このＰＭ
ＯＳトランジスタTP4のドレイン端子とＮＭＯＳトラン
ジスタTN4,TN5のドレイン端子との間に、ワード線WL00
〜WL03が接続されている。そして、メインデコード信号
M0はＰＭＯＳトランジスタTP4のゲート端子に入力され
るとともにＮＭＯＳトランジスタTN5のゲート端子に入
力される。正相サブデコード信号S0z〜S3zはＰＭＯＳト
ランジスタTP4のソース端子に入力され、逆相サブデコ
ード信号S0x〜S3xはＮＭＯＳトランジスタTN4のゲート
端子に入力される。
に示すように、ワードドライバ４は、４本のワード線WL
00〜WL03を駆動するために４つのＣＭＯＳインバータ回
路３７を備えている。ＣＭＯＳインバータ回路３７は１
つのＰＭＯＳトランジスタTP4と２つのＮＭＯＳトラン
ジスタTN4,TN5とから構成される。ＰＭＯＳトランジス
タTP4のドレイン端子には、並列接続したＮＭＯＳトラ
ンジスタTN4,TN5のドレイン端子が接続され、このＰＭ
ＯＳトランジスタTP4のドレイン端子とＮＭＯＳトラン
ジスタTN4,TN5のドレイン端子との間に、ワード線WL00
〜WL03が接続されている。そして、メインデコード信号
M0はＰＭＯＳトランジスタTP4のゲート端子に入力され
るとともにＮＭＯＳトランジスタTN5のゲート端子に入
力される。正相サブデコード信号S0z〜S3zはＰＭＯＳト
ランジスタTP4のソース端子に入力され、逆相サブデコ
ード信号S0x〜S3xはＮＭＯＳトランジスタTN4のゲート
端子に入力される。
【００５６】Ｌレベルのメインデコード信号M0がＰＭＯ
ＳトランジスタTP4及びＮＭＯＳトランジスタTN5のゲー
ト端子に入力すると、ＰＭＯＳトランジスタTP4はオン
し、ＮＭＯＳトランジスタTN5はオフする。従って、オ
ンしたＰＭＯＳトランジスタTP4を介して、正相サブデ
コード信号S0z〜S3zがワード線WL00〜WL03に出力され
る。つまり、Ｈレベルの正相サブデコード信号S0z〜S3z
が入力されると、該信号に対応したワード線WL00〜WL03
が選択（駆動）され、Ｌレベルの正相サブデコード信号
S0z〜S3zが入力されると、該信号に対応したワード線WL
00〜WL03が非選択となる。
ＳトランジスタTP4及びＮＭＯＳトランジスタTN5のゲー
ト端子に入力すると、ＰＭＯＳトランジスタTP4はオン
し、ＮＭＯＳトランジスタTN5はオフする。従って、オ
ンしたＰＭＯＳトランジスタTP4を介して、正相サブデ
コード信号S0z〜S3zがワード線WL00〜WL03に出力され
る。つまり、Ｈレベルの正相サブデコード信号S0z〜S3z
が入力されると、該信号に対応したワード線WL00〜WL03
が選択（駆動）され、Ｌレベルの正相サブデコード信号
S0z〜S3zが入力されると、該信号に対応したワード線WL
00〜WL03が非選択となる。
【００５７】尚、ＮＭＯＳトランジスタTN4は、Ｈレベ
ルの逆相サブデコード信号S0x〜S3xに応答してオンす
る。これにより、ＮＭＯＳトランジスタTN4は、非選択
状態のワード線WL00〜WL03を接地してフローティング電
位となることを防止する役割を果たしている。
ルの逆相サブデコード信号S0x〜S3xに応答してオンす
る。これにより、ＮＭＯＳトランジスタTN4は、非選択
状態のワード線WL00〜WL03を接地してフローティング電
位となることを防止する役割を果たしている。
【００５８】一方、Ｈレベルのメインデコード信号M0が
ＰＭＯＳトランジスタTP4及びＮＭＯＳトランジスタTN5
のゲート端子に入力すると、ＰＭＯＳトランジスタTP4
はオフに制御され、ＮＭＯＳトランジスタTN5はオンに
制御される。従って、正相サブデコード信号S0z〜S3zの
信号レベルに関係なく、ワード線WL00〜WL03が非選択と
なる。尚、他のワード線群毎に設けられてるワードドラ
イバ４も同一回路構成となり、Ｌレベルのメインデコー
ド信号M1〜Mnが入力されたワードドライバ４が活性化さ
れ、サブデコード信号S0〜S3によってワード線WL10,WL1
1,…が選択・非選択される。
ＰＭＯＳトランジスタTP4及びＮＭＯＳトランジスタTN5
のゲート端子に入力すると、ＰＭＯＳトランジスタTP4
はオフに制御され、ＮＭＯＳトランジスタTN5はオンに
制御される。従って、正相サブデコード信号S0z〜S3zの
信号レベルに関係なく、ワード線WL00〜WL03が非選択と
なる。尚、他のワード線群毎に設けられてるワードドラ
イバ４も同一回路構成となり、Ｌレベルのメインデコー
ド信号M1〜Mnが入力されたワードドライバ４が活性化さ
れ、サブデコード信号S0〜S3によってワード線WL10,WL1
1,…が選択・非選択される。
【００５９】次に、上記のように構成された半導体記憶
装置１の作用を説明する。通常動作時において、メイン
ワードデコーダ５は、メインデコード信号M0〜Mnのうち
アドレス信号A2,Aiに対応した一つの信号、例えばメイ
ンデコード信号M0をＬレベルとする。サブワードデコー
ダ６は、サブデコード信号S0〜S3のうちアドレス信号A0
〜A1に対応した一つの信号をＨレベルとする。例えばア
ドレス信号A0,A1がともにＬレベル（アドレス信号バーA
0,バーA1がともにＨレベル）であれば、図６を用いて説
明したようにサブデコード信号S0（正相サブデコード信
号S0z）がＨレベルとなる。つまり、図７に示すワード
ドライバ４において、Ｌレベルのメインデコード信号M0
によりＣＭＯＳインバータ３７が活性化され、Ｈレベル
のサブデコード信号S0によりワード線WL00が選択され
る。そして、選択されたワード線WL00と、図示しないコ
ラムデコーダによって選択されたビット線BLとの交点に
接続されたメモリセルに対して、データの書き込み又は
読み出しが行われる。
装置１の作用を説明する。通常動作時において、メイン
ワードデコーダ５は、メインデコード信号M0〜Mnのうち
アドレス信号A2,Aiに対応した一つの信号、例えばメイ
ンデコード信号M0をＬレベルとする。サブワードデコー
ダ６は、サブデコード信号S0〜S3のうちアドレス信号A0
〜A1に対応した一つの信号をＨレベルとする。例えばア
ドレス信号A0,A1がともにＬレベル（アドレス信号バーA
0,バーA1がともにＨレベル）であれば、図６を用いて説
明したようにサブデコード信号S0（正相サブデコード信
号S0z）がＨレベルとなる。つまり、図７に示すワード
ドライバ４において、Ｌレベルのメインデコード信号M0
によりＣＭＯＳインバータ３７が活性化され、Ｈレベル
のサブデコード信号S0によりワード線WL00が選択され
る。そして、選択されたワード線WL00と、図示しないコ
ラムデコーダによって選択されたビット線BLとの交点に
接続されたメモリセルに対して、データの書き込み又は
読み出しが行われる。
【００６０】一方、バーンインを行うために、テストモ
ードエントリ信号TESTEが試験装置等の外部入力装置か
らテストモード回路７に入力されると、テストモード回
路７は、Ｈレベルのテストモード信号TESTをメインワー
ドデコーダ５、サブワードデコーダ６、オシレータ回路
８に出力する。メインワードデコーダ５は、図２に示す
ようにＨレベルのテストモード信号TESTにより全てのメ
インデコード信号M0〜MnをＬレベルとする。つまり、テ
ストモード時においては、全てのワードドライバ４が活
性化（選択）される。
ードエントリ信号TESTEが試験装置等の外部入力装置か
らテストモード回路７に入力されると、テストモード回
路７は、Ｈレベルのテストモード信号TESTをメインワー
ドデコーダ５、サブワードデコーダ６、オシレータ回路
８に出力する。メインワードデコーダ５は、図２に示す
ようにＨレベルのテストモード信号TESTにより全てのメ
インデコード信号M0〜MnをＬレベルとする。つまり、テ
ストモード時においては、全てのワードドライバ４が活
性化（選択）される。
【００６１】ここで、テストモード時における各回路又
は半導体記憶装置１の動作を図８〜図１０のタイミング
図を用いて説明する。先ず、前述した制御信号ROW-ST,A
ll-HiがともにＬレベルの場合の動作を図８のタイミン
グ図を用いて説明する。
は半導体記憶装置１の動作を図８〜図１０のタイミング
図を用いて説明する。先ず、前述した制御信号ROW-ST,A
ll-HiがともにＬレベルの場合の動作を図８のタイミン
グ図を用いて説明する。
【００６２】オシレータ回路８は、Ｈレベルのテストモ
ード信号TESTにより活性化され所定周期の発振信号OSC
を出力する。パターン発生回路９は、発振信号OSC、制
御信号Row-ST,All-Hiに基づいてワード線選択信号P0,バ
ーP0,P1,バーP1を出力する。
ード信号TESTにより活性化され所定周期の発振信号OSC
を出力する。パターン発生回路９は、発振信号OSC、制
御信号Row-ST,All-Hiに基づいてワード線選択信号P0,バ
ーP0,P1,バーP1を出力する。
【００６３】詳しくは、図４及び図８に示すように、発
振信号OSCがパターン発生回路９に２パルス入力された
とき、カウンタ１６の出力信号P0aが反転し、発振信号O
SCがパターン発生回路９に４パルス入力されたとき、カ
ウンタ１７の出力信号P1aが反転する。ナンド回路１８
には、Ｌレベルの制御信号All-Hiがインバータ回路２１
により反転されて入力されるとともにカウンタ１６の出
力信号P0aが入力される。従って、カウンタ１６の出力
信号P0aに対して反転されたワード線選択信号P0がナン
ド回路１８から出力される。ナンド回路２０には、Ｌレ
ベルの制御信号All-Hiがインバータ回路２１により反転
されて入力されるとともにカウンタ１６の出力信号P0a
がインバータ回路１９により反転されて入力される。従
って、カウンタ１６の出力信号P0aと一致したワード線
選択信号バーP0がナンド回路２０から出力される。つま
り、ワード線選択信号P0はワード線選択信号バーP0に対
して反転した信号となっている。
振信号OSCがパターン発生回路９に２パルス入力された
とき、カウンタ１６の出力信号P0aが反転し、発振信号O
SCがパターン発生回路９に４パルス入力されたとき、カ
ウンタ１７の出力信号P1aが反転する。ナンド回路１８
には、Ｌレベルの制御信号All-Hiがインバータ回路２１
により反転されて入力されるとともにカウンタ１６の出
力信号P0aが入力される。従って、カウンタ１６の出力
信号P0aに対して反転されたワード線選択信号P0がナン
ド回路１８から出力される。ナンド回路２０には、Ｌレ
ベルの制御信号All-Hiがインバータ回路２１により反転
されて入力されるとともにカウンタ１６の出力信号P0a
がインバータ回路１９により反転されて入力される。従
って、カウンタ１６の出力信号P0aと一致したワード線
選択信号バーP0がナンド回路２０から出力される。つま
り、ワード線選択信号P0はワード線選択信号バーP0に対
して反転した信号となっている。
【００６４】また、ナンド回路２２には、Ｌレベルの制
御信号ROW-STがインバータ回路２８により反転されて入
力されるとともにカウンタ１７の出力信号P1aが入力さ
れる。従って、カウンタ１７の出力信号P1aに対して反
転されたワード線選択信号P1がナンド回路２２から出力
される。Ｌレベルの制御信号All-Hiによりトランスミッ
ションゲート２４はオンに制御され、トランスミッショ
ンゲート２６はオフに制御される。このため、ナンド回
路２５には、カウンタ１７の出力信号P1aがインバータ
回路２３により反転されトランスミッションゲート２４
を介して入力されるとともに、Ｌレベルの制御信号ROW-
STがインバータ回路２８により反転されて入力される。
従って、カウンタ１７の出力信号P1aと一致したワード
線選択信号バーP1がナンド回路２５から出力される。つ
まり、ワード線選択信号P1はワード線選択信号バーP1に
対して反転した信号となっている。
御信号ROW-STがインバータ回路２８により反転されて入
力されるとともにカウンタ１７の出力信号P1aが入力さ
れる。従って、カウンタ１７の出力信号P1aに対して反
転されたワード線選択信号P1がナンド回路２２から出力
される。Ｌレベルの制御信号All-Hiによりトランスミッ
ションゲート２４はオンに制御され、トランスミッショ
ンゲート２６はオフに制御される。このため、ナンド回
路２５には、カウンタ１７の出力信号P1aがインバータ
回路２３により反転されトランスミッションゲート２４
を介して入力されるとともに、Ｌレベルの制御信号ROW-
STがインバータ回路２８により反転されて入力される。
従って、カウンタ１７の出力信号P1aと一致したワード
線選択信号バーP1がナンド回路２５から出力される。つ
まり、ワード線選択信号P1はワード線選択信号バーP1に
対して反転した信号となっている。
【００６５】そして、サブワードデコーダ６は、パター
ン発生回路９からのワード線選択信号P0,バーP0,P1,バ
ーP1に基づいて、サブデコード信号S0〜S3を出力する。
つまり、図６に示すように、Ｈレベルのテストモード信
号TESTが入力されると、各ナンド回路３２の出力は常に
Ｈレベルに固定され、ナンド回路３１に入力されるワー
ド線選択信号P0,バーP0,P1,バーP1に基づいて、サブデ
コード信号S0〜S3が出力される。
ン発生回路９からのワード線選択信号P0,バーP0,P1,バ
ーP1に基づいて、サブデコード信号S0〜S3を出力する。
つまり、図６に示すように、Ｈレベルのテストモード信
号TESTが入力されると、各ナンド回路３２の出力は常に
Ｈレベルに固定され、ナンド回路３１に入力されるワー
ド線選択信号P0,バーP0,P1,バーP1に基づいて、サブデ
コード信号S0〜S3が出力される。
【００６６】従って、図８に示すようにパターン発信回
路９のカウンタ１６，１７の出力信号P0a，P1aがともに
Ｈレベルの場合では、パターン発信回路９から出力され
るワード線選択信号P0,P1がともにＬレベル（ワード線
選択信号バーP0,バーP1がともにＨレベル）となる。こ
のため、サブワードデコーダ６は、Ｈレベルのサブデコ
ード信号S0を出力するとともにＬレベルのサブデコード
信号S1,S2,S3を出力する。
路９のカウンタ１６，１７の出力信号P0a，P1aがともに
Ｈレベルの場合では、パターン発信回路９から出力され
るワード線選択信号P0,P1がともにＬレベル（ワード線
選択信号バーP0,バーP1がともにＨレベル）となる。こ
のため、サブワードデコーダ６は、Ｈレベルのサブデコ
ード信号S0を出力するとともにＬレベルのサブデコード
信号S1,S2,S3を出力する。
【００６７】そして、２パルスの発振信号OSCがパター
ン発生回路９に入力されると、カウンタ１６の出力信号
P0aが反転され、パターン発信回路９から出力されるワ
ード線選択信号P0がＨレベル（ワード線選択信号バーP0
がＬレベル）となる。このため、サブワードデコーダ６
は、Ｈレベルのサブデコード信号S1を出力するとともに
Ｌレベルのサブデコード信号S0,S2,S3を出力する。
ン発生回路９に入力されると、カウンタ１６の出力信号
P0aが反転され、パターン発信回路９から出力されるワ
ード線選択信号P0がＨレベル（ワード線選択信号バーP0
がＬレベル）となる。このため、サブワードデコーダ６
は、Ｈレベルのサブデコード信号S1を出力するとともに
Ｌレベルのサブデコード信号S0,S2,S3を出力する。
【００６８】さらに、２パルスの発振信号OSCがパター
ン発生回路９に入力されると、カウンタ１６の出力信号
P0aが反転されるとともにカウンタ１７の出力信号P1aが
反転される。従って、パターン発信回路９から出力され
るワード線選択信号P0がＬレベルとなりワード線選択信
号P1がＨレベル（ワード線選択信号バーP0がＨレベルと
なり、ワード線選択信号バーP1がＬレベル）となる。こ
のため、サブワードデコーダ６は、Ｈレベルのサブデコ
ード信号S2を出力するとともにＬレベルのサブデコード
信号S0,S1,S3を出力する。
ン発生回路９に入力されると、カウンタ１６の出力信号
P0aが反転されるとともにカウンタ１７の出力信号P1aが
反転される。従って、パターン発信回路９から出力され
るワード線選択信号P0がＬレベルとなりワード線選択信
号P1がＨレベル（ワード線選択信号バーP0がＨレベルと
なり、ワード線選択信号バーP1がＬレベル）となる。こ
のため、サブワードデコーダ６は、Ｈレベルのサブデコ
ード信号S2を出力するとともにＬレベルのサブデコード
信号S0,S1,S3を出力する。
【００６９】さらに、２パルスの発振信号OSCがパター
ン発生回路９に入力されると、カウンタ１６の出力信号
P0aが反転され、パターン発信回路９から出力されるワ
ード線選択信号P0がＨレベル（ワード線選択信号バーP0
がＬレベル）となる。このため、サブワードデコーダ６
は、Ｈレベルのサブデコード信号S3を出力するとともに
Ｌレベルサブデコード信号S0,S1,S2を出力する。
ン発生回路９に入力されると、カウンタ１６の出力信号
P0aが反転され、パターン発信回路９から出力されるワ
ード線選択信号P0がＨレベル（ワード線選択信号バーP0
がＬレベル）となる。このため、サブワードデコーダ６
は、Ｈレベルのサブデコード信号S3を出力するとともに
Ｌレベルサブデコード信号S0,S1,S2を出力する。
【００７０】そして、ワードドライバ４にサブデコード
信号S0〜S3が入力され、対応したワード線WL00〜WL03が
選択される。つまり、発振信号OSCの２パルス毎にワー
ド線WL00→WL01→WL02→WL03が順次繰り返して選択（駆
動）される。尚、他のワードドライバ４もＬレベルのメ
インデコード信号M0〜Mnにより全て活性化されているの
で接続するワード線WL10〜WL13,WL20〜WL23,…も同様に
順次繰り返して選択（駆動）される。例えば、サブデコ
ード信号S0が選択されているときには、対応するワード
線WL00,WL10,…,WLn0が同時に選択（駆動）される。
信号S0〜S3が入力され、対応したワード線WL00〜WL03が
選択される。つまり、発振信号OSCの２パルス毎にワー
ド線WL00→WL01→WL02→WL03が順次繰り返して選択（駆
動）される。尚、他のワードドライバ４もＬレベルのメ
インデコード信号M0〜Mnにより全て活性化されているの
で接続するワード線WL10〜WL13,WL20〜WL23,…も同様に
順次繰り返して選択（駆動）される。例えば、サブデコ
ード信号S0が選択されているときには、対応するワード
線WL00,WL10,…,WLn0が同時に選択（駆動）される。
【００７１】次に、制御信号ROW-STがＨレベルで制御信
号All-HiがＬレベルの場合の動作を図９のタイミング図
を用いて説明する。尚、発振信号OSC、カウンタ１６，
１７の出力信号P0a,P1a及びワード線選択信号P0,バーP0
は図８と同様である。
号All-HiがＬレベルの場合の動作を図９のタイミング図
を用いて説明する。尚、発振信号OSC、カウンタ１６，
１７の出力信号P0a,P1a及びワード線選択信号P0,バーP0
は図８と同様である。
【００７２】図４及び図９に示すようにＨレベルの制御
信号ROW-STがインバータ回路２８を介してナンド回路２
２，２５に入力されると、ナンド回路２２，２５から出
力されるワード線選択信号P1,バーP1は、Ｈレベルに固
定される。つまり、サブワードデコーダ６は、Ｈレベル
に固定されたワード線選択信号P1,バーP1と変化するワ
ード線選択信号P0,バーP0に基づいて、サブデコード信
号S0〜S3を出力する。
信号ROW-STがインバータ回路２８を介してナンド回路２
２，２５に入力されると、ナンド回路２２，２５から出
力されるワード線選択信号P1,バーP1は、Ｈレベルに固
定される。つまり、サブワードデコーダ６は、Ｈレベル
に固定されたワード線選択信号P1,バーP1と変化するワ
ード線選択信号P0,バーP0に基づいて、サブデコード信
号S0〜S3を出力する。
【００７３】従って、図９に示すようにパターン発信回
路９のカウンタ１６の出力信号P0aがＨレベルの場合で
は、パターン発信回路９から出力されるワード線選択信
号P0はＬレベル（ワード線選択信号バーP0はＨレベル）
となる。このため、サブワードデコーダ６は、Ｈレベル
のサブデコード信号SO,S2を出力するとともにＬレベル
のサブデコード信号S1,S3を出力する。
路９のカウンタ１６の出力信号P0aがＨレベルの場合で
は、パターン発信回路９から出力されるワード線選択信
号P0はＬレベル（ワード線選択信号バーP0はＨレベル）
となる。このため、サブワードデコーダ６は、Ｈレベル
のサブデコード信号SO,S2を出力するとともにＬレベル
のサブデコード信号S1,S3を出力する。
【００７４】そして、２パルスの発振信号OSCがパター
ン発生回路９に入力されると、カウンタ１６の出力信号
P0aが反転され、パターン発信回路９から出力されるワ
ード線選択信号P0がＨレベル（ワード線選択信号バーP0
がＬレベル）となる。このため、サブワードデコーダ６
は、Ｌレベルのサブデコード信号SO,S2を出力するとと
もにＨレベルのサブデコード信号S1,S3を出力する。
ン発生回路９に入力されると、カウンタ１６の出力信号
P0aが反転され、パターン発信回路９から出力されるワ
ード線選択信号P0がＨレベル（ワード線選択信号バーP0
がＬレベル）となる。このため、サブワードデコーダ６
は、Ｌレベルのサブデコード信号SO,S2を出力するとと
もにＨレベルのサブデコード信号S1,S3を出力する。
【００７５】そして、ワードドライバ４にサブデコード
信号S0〜S3が入力され、対応したワード線WL00〜WL03が
選択される。つまり、発振信号の２パルス毎にワード線
WL00,WL02とWL01,WL03とが交互に繰り返して選択（駆
動）される。即ち、１つのワードドライバ４において、
２つのワード線WL00,WL02（WL01,WL03）が同時に選択さ
れる。更に、任意の２つのワード線WL00,WL01（WL01,WL
02）（WL02,WL03）間の電位差は、ＡＣ的となる。
信号S0〜S3が入力され、対応したワード線WL00〜WL03が
選択される。つまり、発振信号の２パルス毎にワード線
WL00,WL02とWL01,WL03とが交互に繰り返して選択（駆
動）される。即ち、１つのワードドライバ４において、
２つのワード線WL00,WL02（WL01,WL03）が同時に選択さ
れる。更に、任意の２つのワード線WL00,WL01（WL01,WL
02）（WL02,WL03）間の電位差は、ＡＣ的となる。
【００７６】尚、他のワードドライバ４もＬレベルのメ
インデコード信号M0〜Mnにより全て活性化されているの
で接続するワード線WL10〜WL13,WL20〜WL23,…も同様に
交互に繰り返して選択（駆動）される。例えば、サブデ
コード信号S0,S2が選択されているときには、対応する
ワード線WL00,WL02,WL10,WL12,…,WLn0,WLn2が同時に選
択（駆動）される。
インデコード信号M0〜Mnにより全て活性化されているの
で接続するワード線WL10〜WL13,WL20〜WL23,…も同様に
交互に繰り返して選択（駆動）される。例えば、サブデ
コード信号S0,S2が選択されているときには、対応する
ワード線WL00,WL02,WL10,WL12,…,WLn0,WLn2が同時に選
択（駆動）される。
【００７７】次に、制御信号ROW-STがＬレベルで制御信
号All-HiがＨレベルの場合の動作を図１０のタイミング
図を用いて説明する。尚、発振信号OSC、カウンタの出
力信号P0a,P1a、ワード線選択信号P1は図８と同様であ
る。
号All-HiがＨレベルの場合の動作を図１０のタイミング
図を用いて説明する。尚、発振信号OSC、カウンタの出
力信号P0a,P1a、ワード線選択信号P1は図８と同様であ
る。
【００７８】図４及び図１０に示すようにＨレベルの制
御信号All-Hiがインバータ回路２１を介してナンド回路
１８，２０に入力されると、ナンド回路１８，２０から
出力されるワード線選択信号P0,バーP0は常に、Ｈレベ
ルに固定される。また、Ｈレベルの制御信号All-Hiによ
って、トランスミッションゲート２４はオフに制御され
るとともにトランスミッションゲート２６はオンに制御
される。従って、ナンド回路２５には、Ｌレベルの制御
信号ROW-STがインバータ回路２８により反転されて入力
されるとともにカウンタ１７の出力信号P1aがトランス
ミッションゲート２６を介して入力される。このため、
カウンタ１７の出力信号P1aに対して反転されたワード
線選択信号バーP1がナンド回路２５から出力される。つ
まり、カウンタ１７の出力信号P1aに対して反転された
ワード線選択信号P1,バーP1がナンド回路２２，２５か
ら出力される。
御信号All-Hiがインバータ回路２１を介してナンド回路
１８，２０に入力されると、ナンド回路１８，２０から
出力されるワード線選択信号P0,バーP0は常に、Ｈレベ
ルに固定される。また、Ｈレベルの制御信号All-Hiによ
って、トランスミッションゲート２４はオフに制御され
るとともにトランスミッションゲート２６はオンに制御
される。従って、ナンド回路２５には、Ｌレベルの制御
信号ROW-STがインバータ回路２８により反転されて入力
されるとともにカウンタ１７の出力信号P1aがトランス
ミッションゲート２６を介して入力される。このため、
カウンタ１７の出力信号P1aに対して反転されたワード
線選択信号バーP1がナンド回路２５から出力される。つ
まり、カウンタ１７の出力信号P1aに対して反転された
ワード線選択信号P1,バーP1がナンド回路２２，２５か
ら出力される。
【００７９】従って、図１０に示すようにパターン発信
回路９のカウンタ１７の出力信号P1aがＨレベルの場合
では、パターン発信回路９から出力されるワード線選択
信号P1,バーP1はともにＬレベルとなる。このため、サ
ブワードデコーダ６は、Ｌレベルのサブデコード信号SO
〜S3を出力する。
回路９のカウンタ１７の出力信号P1aがＨレベルの場合
では、パターン発信回路９から出力されるワード線選択
信号P1,バーP1はともにＬレベルとなる。このため、サ
ブワードデコーダ６は、Ｌレベルのサブデコード信号SO
〜S3を出力する。
【００８０】そして、４パルスの発振信号OSCがパター
ン発生回路９に入力されると、カウンタ１７の出力信号
P1aが反転され、パターン発信回路９から出力されるワ
ード線選択信号P1,バーP1がともにＨレベルとなる。こ
のため、サブワードデコーダ６は、Ｈレベルのサブデコ
ード信号SO〜S3を出力する。
ン発生回路９に入力されると、カウンタ１７の出力信号
P1aが反転され、パターン発信回路９から出力されるワ
ード線選択信号P1,バーP1がともにＨレベルとなる。こ
のため、サブワードデコーダ６は、Ｈレベルのサブデコ
ード信号SO〜S3を出力する。
【００８１】そして、ワードドライバ４にサブデコード
信号S0〜S3が入力され、サブデコード信号S0〜S3がＨレ
ベルの時にワード線WL00〜WL03が全選択される。つま
り、発振信号OSCの４パルス毎にワード線WL00〜WL03が
同時に選択・非選択される。更に、４つのワード線WL00
〜WL03間の電位差はゼロ、即ちＤＣ的となる。尚、他の
活性化された全てのワードドライバ４に接続するワード
線WL10〜WL13,WL20〜WL23,・・・も同様に選択・非選択さ
れる。
信号S0〜S3が入力され、サブデコード信号S0〜S3がＨレ
ベルの時にワード線WL00〜WL03が全選択される。つま
り、発振信号OSCの４パルス毎にワード線WL00〜WL03が
同時に選択・非選択される。更に、４つのワード線WL00
〜WL03間の電位差はゼロ、即ちＤＣ的となる。尚、他の
活性化された全てのワードドライバ４に接続するワード
線WL10〜WL13,WL20〜WL23,・・・も同様に選択・非選択さ
れる。
【００８２】上記一連の動作は、テストモードが終了す
るまで行われる。テストモードは、外部入力装置からの
信号によりテストモード回路７がＬレベルのテストモー
ド信号TESTをメインワードデコーダ５、サブワードデコ
ーダ６、オシレータ回路８に出力したときに終了する。
また、本テストモード期間中のビット線BLはメモリセル
３のトランジスタにストレスを印加するためにグランド
レベルとなっていることが望ましい。
るまで行われる。テストモードは、外部入力装置からの
信号によりテストモード回路７がＬレベルのテストモー
ド信号TESTをメインワードデコーダ５、サブワードデコ
ーダ６、オシレータ回路８に出力したときに終了する。
また、本テストモード期間中のビット線BLはメモリセル
３のトランジスタにストレスを印加するためにグランド
レベルとなっていることが望ましい。
【００８３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）テストモード時において、テストモード信号TEST
がメインワードデコーダ５及びサブワードデコーダ６に
入力されると、メインワードデコーダ５により全てのワ
ードドライバ４が選択（活性化）され、該ワードドライ
バ４に接続するワード線群における所定のワード線がサ
ブワードデコーダ６により選択される。そして、選択さ
れたワード線がワードドライバ４により駆動される。つ
まり、テストモード時において、任意のワード線を駆動
することが可能となり、通常動作時にアドレス信号A0〜
Aiに基づいて駆動されるワード線よりも多くのワード線
を駆動できる。その結果、同時に複数のワード線にＤＣ
／ＡＣ的に電圧ストレスを印加できる。また、ワード線
間にＡＣ的に電圧ストレスを加えられることができる。
従って、短時間に、全ワード線WL00,WL01,…にＤＣ／Ａ
Ｃストレスを印加でき、さらに、ワード線WL00,WL01,…
間にストレスを与えることができる。即ち、初期故障モ
ードのスクリーニングを行うためのバーンインを短時間
で行うことができ、半導体記憶装置１の試験時間の短縮
に寄与する。
ば、以下の効果を奏する。 （１）テストモード時において、テストモード信号TEST
がメインワードデコーダ５及びサブワードデコーダ６に
入力されると、メインワードデコーダ５により全てのワ
ードドライバ４が選択（活性化）され、該ワードドライ
バ４に接続するワード線群における所定のワード線がサ
ブワードデコーダ６により選択される。そして、選択さ
れたワード線がワードドライバ４により駆動される。つ
まり、テストモード時において、任意のワード線を駆動
することが可能となり、通常動作時にアドレス信号A0〜
Aiに基づいて駆動されるワード線よりも多くのワード線
を駆動できる。その結果、同時に複数のワード線にＤＣ
／ＡＣ的に電圧ストレスを印加できる。また、ワード線
間にＡＣ的に電圧ストレスを加えられることができる。
従って、短時間に、全ワード線WL00,WL01,…にＤＣ／Ａ
Ｃストレスを印加でき、さらに、ワード線WL00,WL01,…
間にストレスを与えることができる。即ち、初期故障モ
ードのスクリーニングを行うためのバーンインを短時間
で行うことができ、半導体記憶装置１の試験時間の短縮
に寄与する。
【００８４】（２）テストモード回路７、オシレータ回
路８、パターン発生回路９を備える構成としたので、本
半導体記憶装置１の内部で、図８〜図１０に示す試験パ
ターンを発生することができ、外部から特別なパターン
信号やアドレス信号の制御をする必要はなく、外部に設
けられた試験装置等の負担を軽減することができる。
路８、パターン発生回路９を備える構成としたので、本
半導体記憶装置１の内部で、図８〜図１０に示す試験パ
ターンを発生することができ、外部から特別なパターン
信号やアドレス信号の制御をする必要はなく、外部に設
けられた試験装置等の負担を軽減することができる。
【００８５】（３）本実施形態では、ワード線選択信号
P0,バーP0,P1,バーP1は、サブデコード信号S0〜S3と同
数で構成され、該構成にて図８〜図１０に示す試験パタ
ーンを実施することができる。つまり、バーンインを行
うために効率のよい試験パターンを選択することができ
る。
P0,バーP0,P1,バーP1は、サブデコード信号S0〜S3と同
数で構成され、該構成にて図８〜図１０に示す試験パタ
ーンを実施することができる。つまり、バーンインを行
うために効率のよい試験パターンを選択することができ
る。
【００８６】（４）図９に示すように、隣接するワード
線WL00,WL01,…が交互に選択されるようにすれば、ワー
ド線WL00,WL01,…にＡＣストレスを加えることができる
とともに隣接するワード線WL00,WL01,…間にストレスを
印加することができる。また、一度に立ち上がるワード
線の数は全ワード線WL00,WL01,…の１／２となり、全て
のワード線WL00,WL01,…が選択される時間を、図８の場
合に比べ半分にすることができる。また、図１０のよう
に全選択する時間を長くすれば、ワード線WL00,WL01,…
にＤＣ的にストレスを印加することができる。尚、全選
択した状態で固定されるパターンを新たに追加して、Ｄ
Ｃ的にストレスを印加するようにしてもよい。
線WL00,WL01,…が交互に選択されるようにすれば、ワー
ド線WL00,WL01,…にＡＣストレスを加えることができる
とともに隣接するワード線WL00,WL01,…間にストレスを
印加することができる。また、一度に立ち上がるワード
線の数は全ワード線WL00,WL01,…の１／２となり、全て
のワード線WL00,WL01,…が選択される時間を、図８の場
合に比べ半分にすることができる。また、図１０のよう
に全選択する時間を長くすれば、ワード線WL00,WL01,…
にＤＣ的にストレスを印加することができる。尚、全選
択した状態で固定されるパターンを新たに追加して、Ｄ
Ｃ的にストレスを印加するようにしてもよい。
【００８７】（５）ワードドライバ４はＣＭＯＳインバ
ータ回路３７により構成されるので、半導体記憶装置１
の小電力化を図ることができる。 （６）多数のメモリセル３群のなかに回路配置されるワ
ードドライバ４は、本発明に伴う特別な素子を新たに追
加する必要がなく、チップ面積の増加を抑制できる。
ータ回路３７により構成されるので、半導体記憶装置１
の小電力化を図ることができる。 （６）多数のメモリセル３群のなかに回路配置されるワ
ードドライバ４は、本発明に伴う特別な素子を新たに追
加する必要がなく、チップ面積の増加を抑制できる。
【００８８】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。 ○上記実施形態では、通常動作時においてアドレス信号
A0〜Ai毎に一本のワード線が選択される方式のものであ
ったが、アドレス信号A0〜Ai毎に複数本のワード線が選
択される方式のものでもよい。例えば、図１１に示すよ
うに同一アドレス信号により２本のワード線が選択され
るサブワード方式の半導体記憶装置４１に具体化しても
よい。尚、サブワードデコーダ６及びワードドライバ４
の回路構成は上述した構成と同一であり、図示していな
いが、メインワードデコーダ５、テストモード回路７、
オシレータ回路８、パターン発生回路９の回路構成も上
述した構成と同一である。つまり、通常動作時において
アドレス信号A0〜Aiに基づいて、一つのメインデコード
信号、例えばメインデコード信号M0が選択されるととも
に一つのサブデコード信号、例えばサブデコード信号S0
が選択される。このとき、それぞれのワードドライバ４
に接続されたワード線WL00a及びワード線WL00bが選択さ
れる。
態様で実施してもよい。 ○上記実施形態では、通常動作時においてアドレス信号
A0〜Ai毎に一本のワード線が選択される方式のものであ
ったが、アドレス信号A0〜Ai毎に複数本のワード線が選
択される方式のものでもよい。例えば、図１１に示すよ
うに同一アドレス信号により２本のワード線が選択され
るサブワード方式の半導体記憶装置４１に具体化しても
よい。尚、サブワードデコーダ６及びワードドライバ４
の回路構成は上述した構成と同一であり、図示していな
いが、メインワードデコーダ５、テストモード回路７、
オシレータ回路８、パターン発生回路９の回路構成も上
述した構成と同一である。つまり、通常動作時において
アドレス信号A0〜Aiに基づいて、一つのメインデコード
信号、例えばメインデコード信号M0が選択されるととも
に一つのサブデコード信号、例えばサブデコード信号S0
が選択される。このとき、それぞれのワードドライバ４
に接続されたワード線WL00a及びワード線WL00bが選択さ
れる。
【００８９】この構成においてテストモード時に、メイ
ンデコード信号M0〜Mnが全選択されるとともに図８〜図
１０のようにサブデコード信号S0〜S1が選択されるよう
にすれば、上記実施の形態と同様の作用及び効果を得る
ことができる。
ンデコード信号M0〜Mnが全選択されるとともに図８〜図
１０のようにサブデコード信号S0〜S1が選択されるよう
にすれば、上記実施の形態と同様の作用及び効果を得る
ことができる。
【００９０】○上記実施形態では、テストモード回路７
は半導体記憶装置１に含む構成であったが、これに限定
する必要はなく、テストモード回路７を外部に別に設け
る構成としてもよい。つまり、外部入力装置を用いてテ
ストモード信号TESTを入力し、この入力により所定のワ
ード線WL00,WL01,…を選択できるようにしてもよい。同
様に、半導体記憶装置１には、オシレータ回路８、パタ
ーン発生回路９を内蔵する必要はなく、これら回路８，
９を外部に別に設ける構成としてもよい。この場合で
は、外部入力装置を用いてパターン選択信号P0,バーP
0、P1,バーP1を入力すればよい。
は半導体記憶装置１に含む構成であったが、これに限定
する必要はなく、テストモード回路７を外部に別に設け
る構成としてもよい。つまり、外部入力装置を用いてテ
ストモード信号TESTを入力し、この入力により所定のワ
ード線WL00,WL01,…を選択できるようにしてもよい。同
様に、半導体記憶装置１には、オシレータ回路８、パタ
ーン発生回路９を内蔵する必要はなく、これら回路８，
９を外部に別に設ける構成としてもよい。この場合で
は、外部入力装置を用いてパターン選択信号P0,バーP
0、P1,バーP1を入力すればよい。
【００９１】○上記実施形態では、パターン発生回路９
はカウンタ１５，１６，１７を含む回路構成によりワー
ド線選択信号P0,バーP0,P1,バーP1を出力するものであ
ったが、これに限定せず、例えば、レジスタを含む回路
構成にてワード線選択信号P0,バーP0,P1,バーP1を出力
するようにしてもよい。このレジスタには、複数のパタ
ーンデータが予め記憶される。レジスタは、制御信号Ro
w-ST，All-Hiに基づいて複数のパターンデータのうちの
１つを選択する。そして、レジスタは、発振信号OSC に
応答し、その選択したパターンデータに基づいて、所定
パターンのワード線選択信号としてのパターン選択信号
P0,バーP0、P1,バーP1を出力する。この構成により、容
易にパターン変更が可能となる。
はカウンタ１５，１６，１７を含む回路構成によりワー
ド線選択信号P0,バーP0,P1,バーP1を出力するものであ
ったが、これに限定せず、例えば、レジスタを含む回路
構成にてワード線選択信号P0,バーP0,P1,バーP1を出力
するようにしてもよい。このレジスタには、複数のパタ
ーンデータが予め記憶される。レジスタは、制御信号Ro
w-ST，All-Hiに基づいて複数のパターンデータのうちの
１つを選択する。そして、レジスタは、発振信号OSC に
応答し、その選択したパターンデータに基づいて、所定
パターンのワード線選択信号としてのパターン選択信号
P0,バーP0、P1,バーP1を出力する。この構成により、容
易にパターン変更が可能となる。
【００９２】○上記実施形態では、試験パターンとして
図８〜図１０を行える回路構成であったが、これに限定
するものではない。つまり、メインワードデコーダ５や
サブワードデコーダ６の回路構成を変更して、例えば、
サブデコード信号S0〜S3を全て選択した状態で、メイン
デコード信号M0〜Mnを交互に選択するようにしてよい。
このようにしても、全ワード線にＡＣ的にストレスを加
えることができる。
図８〜図１０を行える回路構成であったが、これに限定
するものではない。つまり、メインワードデコーダ５や
サブワードデコーダ６の回路構成を変更して、例えば、
サブデコード信号S0〜S3を全て選択した状態で、メイン
デコード信号M0〜Mnを交互に選択するようにしてよい。
このようにしても、全ワード線にＡＣ的にストレスを加
えることができる。
【００９３】○上記実施形態では、ワードドライバ４は
４本のワード線を駆動するものであったが、これに限定
するものではない。勿論、サブデコード信号S0〜S3の数
や、サブワードデコーダ６に入力されるワード線選択信
号P0,バーP0,P1,バーP1の数に限定するものではない。
例えば、一つのパターン選択信号がサブワードデコーダ
６に入力される構成において、入力されるパターン選択
信号がＨレベルの場合では、サブワードデコーダ６から
出力される信号S0〜S1が、図９に示すようなストライプ
状となり、Ｌレベルの場合では図１０に示すような全選
択・全非選択を繰り返すようにしてもよい。
４本のワード線を駆動するものであったが、これに限定
するものではない。勿論、サブデコード信号S0〜S3の数
や、サブワードデコーダ６に入力されるワード線選択信
号P0,バーP0,P1,バーP1の数に限定するものではない。
例えば、一つのパターン選択信号がサブワードデコーダ
６に入力される構成において、入力されるパターン選択
信号がＨレベルの場合では、サブワードデコーダ６から
出力される信号S0〜S1が、図９に示すようなストライプ
状となり、Ｌレベルの場合では図１０に示すような全選
択・全非選択を繰り返すようにしてもよい。
【００９４】○上記実施形態では、半導体記憶装置１と
してＤＲＡＭ（ダイナミックランダムアクセスメモリ）
に具体化したが、ＳＲＡＭ（スタティックランダムアク
セスメモリ）等の他のメモリに具体化して実施してもよ
い。
してＤＲＡＭ（ダイナミックランダムアクセスメモリ）
に具体化したが、ＳＲＡＭ（スタティックランダムアク
セスメモリ）等の他のメモリに具体化して実施してもよ
い。
【００９５】
【発明の効果】以上詳述したように、本発明によれば、
短時間に、全ワード線にＤＣ／ＡＣ的なストレスを印加
でき、さらに、所定のワード線間にＡＣ的なストレスを
与えることが可能な半導体記憶装置を提供することがで
きる。
短時間に、全ワード線にＤＣ／ＡＣ的なストレスを印加
でき、さらに、所定のワード線間にＡＣ的なストレスを
与えることが可能な半導体記憶装置を提供することがで
きる。
【図１】 一実施形態の半導体記憶装置の一部回路図。
【図２】 メインワードデコーダの回路図。
【図３】 オシレータ回路の回路図。
【図４】 パターン発生回路の回路図。
【図５】 カウンタの回路図。
【図６】 サブワードデコーダの回路図。
【図７】 ワードドライバの回路図。
【図８】 半導体記憶装置のタイミング図。
【図９】 半導体記憶装置のタイミング図。
【図１０】半導体記憶装置のタイミング図。
【図１１】別の半導体記憶装置の一部回路図。
１…半導体記憶装置 ３…メモリセル ４…ドライバ回路としてのワードドライバ ５…第１のデコーダ回路としてのメインワードデコーダ ６…第２のデコーダ回路としてのサブワードデコーダ ７…テストモード回路 ８…オシレータ回路 ９…パターン発生回路 ＷＬ…ワード線 ＢＬ…ビット線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 悟 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B015 JJ11 KB44 KB91 RR03 RR07 5B024 AA15 BA13 BA18 BA29 CA07 CA15 EA02 EA03 EA04 5L106 AA01 AA02 DD12 DD36 DD37 EE02 GG03
Claims (13)
- 【請求項１】 複数のワード線とビット線の交点にマト
リックス状に配置されたメモリセルと、前記複数のワー
ド線を分割したワード線群毎に設けられ、該ワード線群
のワード線を駆動するドライバ回路と、前記ドライバ回
路を選択するための第１のデコーダ回路と、前記ドライ
バ回路に接続されたワード線のうち所定のワード線を選
択するための第２のデコーダ回路とを備えた半導体記憶
装置において、 前記第１のデコーダ回路はテストモード時に入力される
テストモード信号に基づいて複数の前記ドライバ回路を
同時に選択し、前記第２のデコーダ回路は前記テストモ
ード信号に基づいて前記ドライバ回路に接続するワード
線のうち所定のワード線を選択することを特徴とする半
導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 テストモード時に入力される所定の信号に基づいて前記
テストモード信号を出力するテストモード回路を備えた
ことを特徴とする半導体記憶装置。 - 【請求項３】 請求項１又は２に記載の半導体記憶装置
において、 前記第２のデコーダ回路には複数のワード線選択信号が
入力され、該第２のデコーダ回路は、複数のサブデコー
ド信号のうち前記ワード線選択信号に対応したサブデコ
ード信号を出力し、前記ドライバ回路には前記サブデコ
ード信号が入力され、該ドライバ回路は、接続したワー
ド線のうち前記サブデコード信号に対応したワード線を
駆動することを特徴とする半導体記憶装置。 - 【請求項４】 請求項１又は２に記載の半導体記憶装置
において、 前記テストモード信号に基づいて所定パターンのワード
線選択信号を前記第２のデコーダ回路に出力するパター
ン発生回路を備えたことを特徴とする半導体記憶装置。 - 【請求項５】 請求項１又は２に記載の半導体記憶装置
において、 前記テストモード信号に基づいて所定周期の発振信号を
出力するオシレータ回路と、 前記発振信号に基づいて、所定周期毎に所定パターンの
ワード線選択信号を前記第２のデコーダ回路に出力する
パターン発生回路と、を備えたことを特徴とする半導体
記憶装置。 - 【請求項６】 請求項３に記載の半導体記憶装置におい
て、 前記第２のデコーダ回路は、前記テストモード信号に基
づいて、テストモード時に入力される所定パターンのワ
ード線選択信号に対応した所定のサブデコード信号を全
ての前記ドライバ回路に出力することを特徴とする半導
体記憶装置。 - 【請求項７】 請求項３乃至５のいずれか１項に記載の
半導体記憶装置において、 前記ワード線選択信号は、前記サブデコード信号と同数
か又はそれよりも少ない数で構成されることを特徴とす
る半導体記憶装置。 - 【請求項８】 請求項４又は５に記載の半導体記憶装置
において、 前記パターン発生回路は、隣接する前記ワード線を交互
に選択するように前記ワード線選択信号を生成すること
を特徴とする半導体記憶装置。 - 【請求項９】 請求項３乃至５のいずれか１項に記載の
半導体記憶装置において、 前記第２のデコーダ回路は、通常動作時では、アドレス
信号に基づいてサブデコード信号を出力し、テストモー
ド時では、前記ワード線選択信号に基づいてサブデコー
ド信号を出力することを特徴とする半導体記憶装置。 - 【請求項１０】 請求項４又は５に記載の半導体記憶装
置において、 前記パターン発生回路は、前記発振信号をカウントした
カウント結果に基づいて前記ワード線選択信号を出力す
るカウンタ、もしくは前記発振信号に基づいて予め記憶
された前記所定パターンの前記ワード線選択信号を出力
するレジスタで構成されたことを特徴とする半導体記憶
装置。 - 【請求項１１】 請求項４又は５に記載の半導体記憶装
置において、 前記パターン発生回路には、制御信号が入力され、該パ
ターン発生回路は、前記制御信号に基づいて複数のパタ
ーンのうちの１つを選択し、その選択したパターンに基
づいて前記ワード線選択信号を出力することを特徴とす
る半導体記憶装置。 - 【請求項１２】 請求項１又は２に記載の半導体記憶装
置において、 前記ドライバ回路はＣＭＯＳで構成され、該ドライバ回
路によりワード線を駆動することを特徴とする半導体記
憶装置。 - 【請求項１３】 請求項１乃至１２のいずれか１項に記
載の半導体記憶装置において、 同一アドレスの複数のワード線を駆動するための複数の
ドライバ回路を備えたサブワード方式を採用したことを
特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330633A JP2000156096A (ja) | 1998-11-20 | 1998-11-20 | 半導体記憶装置 |
| US09/441,803 US6658609B1 (en) | 1998-11-20 | 1999-11-17 | Semiconductor memory device with a test mode |
| TW088120137A TW451211B (en) | 1998-11-20 | 1999-11-18 | Semiconductor memory device with a test mode |
| KR10-1999-0051436A KR100538435B1 (ko) | 1998-11-20 | 1999-11-19 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330633A JP2000156096A (ja) | 1998-11-20 | 1998-11-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156096A true JP2000156096A (ja) | 2000-06-06 |
Family
ID=18234859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10330633A Pending JP2000156096A (ja) | 1998-11-20 | 1998-11-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6658609B1 (ja) |
| JP (1) | JP2000156096A (ja) |
| KR (1) | KR100538435B1 (ja) |
| TW (1) | TW451211B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10140853B4 (de) * | 2001-08-21 | 2004-11-11 | Robert Bosch Gmbh | Verfahren zum Hochvolt-Screening einer integrierten Schaltung |
| US7672181B2 (en) | 2007-08-10 | 2010-03-02 | Fujitsu Microelectronics Limited | Semiconductor memory, test method of semiconductor memory and system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4272968B2 (ja) * | 2003-10-16 | 2009-06-03 | エルピーダメモリ株式会社 | 半導体装置および半導体チップ制御方法 |
| TWI340392B (en) * | 2007-06-29 | 2011-04-11 | Nanya Technology Corp | Method for testing semiconductor memory |
| KR100915809B1 (ko) * | 2007-10-11 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 테스트 장치 및 그의 테스트 방법 |
| CN111192621A (zh) * | 2018-11-14 | 2020-05-22 | 长鑫存储技术有限公司 | 字线控制方法、字线控制电路装置以及半导体存储器 |
| CN112349320A (zh) * | 2019-08-06 | 2021-02-09 | 长鑫存储技术有限公司 | 字线驱动电路及存储单元 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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