KR100912517B1 - 비휘발성 메모리 디바이스 및 그 제조 방법 - Google Patents

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Abstract

한 쌍의 확산층(13A, 13B)에 끼워진 채널 영역 상에는 제1 절연층(15), 전하 축적층(17), 제2 절연층(19)가 이 순서대로 적층되고, 제2 절연층(19) 상에는, 채널 폭 방향의 중간부에 갭(G1)을 두고 이격하여 두개의 제어 게이트(21A, 21B)가 배치되어 있다. 전하 축적층(17)에 있어서 제어 게이트층(21A, 21B) 마다 인가된 기록 전압에 따라 주입된 전하는 기록 전압을 인가한 제어 게이트층(21A, 21B)하에 국부화될 수 있다. 제어 게이트층(21A, 21B) 아래의 전하 축적 영역마다 전하 유무를 제어할 수 있고, 메모리 셀 내에 다수 값을 저장할 수 있게 된다.
반도체 디바이스, 전하 축적 영역, 다수 값 저장, 다치 저장

Description

비휘발성 메모리 디바이스 및 그 제조 방법 {NONVOLATILE STORAGE AND ITS MANUFACTURING METHOD}
본 발명은 다수의 값들을 저장할 수 있는 비휘발성 메모리 셀을 갖는 비휘발성 메모리 디바이스 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 셀에 대해 다수의 값들을 저장할 수 있는 비휘발성 메모리 디바이스를 실현하기 위해, 종래부터 비휘발성 메모리 셀에 복수의 상태를 갖게 하는 것이 고안되어 있다. 즉, 플로팅 게이트에 주입되는 전하량을 단계적으로 제어하여, 비휘발성 메모리 셀의 문턱값 전압을 단계적으로 다르게 함으로써, 다수의 값들이 저장될 수 있게 하는 방법이다.
예를 들어 기록 전하량을 4 단계로 조정하면, 저장 셀 당 2 비트의 데이터를 저장할 수 있다. 이 경우의 기록은, 아래에 설명하는, 적어도 2 단계의 기록 전압 인가의 단계에 의해 실행된다.
제1 단계에서는 소거 상태의 저장 셀에 대해 제1 전압을 인가하고, 플로팅 게이트에 제1 단계의 전하량이 되는 전하의 주입을 실시한다. 다음으로 제2 단계에 있어서는 저장하여야 할 데이터에 따라, 제2 단계의 전하량 또는 더 전하량이 많은 제3 단계의 전하량으로 하기 위해, 저장 셀 마다, 제2 전압 또는 제2 전압 보다 높 은 전압의 제3 전압을 인가하여 전하의 주입을 실시한다. 이에 따라, 비휘발성 메모리 셀은 주입 전하량에 따라, 문턱값 전압이 다른 3개의 기록 상태를 유지한다. 이것에 소거 상태를 추가하여, 4개의 상태인 2 비트 데이터가 저장된다. 데이터의 판독은 비휘발성 메모리 셀의 문턱값 전압의 차이로부터, 판독 전류량의 차이를 검출함으로써 이루어진다.
또한, 아래에 설명하는 특허 문헌 1에서는, 도 25에 도시하는 바와 같이, 이산적(discrete)인 트랩을 포함하는 게이트 절연막(120) 및 제어 게이트 전극(170)을 갖는 메모리 트랜지스터부(Trmc)를 가지고, 그 양측에 스위치 게이트 전극(160-1, 160-2)를 구비한 스위치 트랜지스터부(Trsw)를 구비하고, 그 외측에 소스 라인/비트 라인에 접속되는 확산층(140-1, 140-2)이 형성된다. 게이트 절연막(120)에 국소적인 기록을 실시하고, 1 메모리 셀은 적어도 2 비트 분의 정보를 축적하는 다중 저장을 이룬다.
이때, 이산적인 트랩을 포함하는 게이트 절연막에 포획된 전하는 최초로 포획된 위치로부터 기판 표면에 대해 수평 방향으로의 이동이 거의 없다. 또한, 이산적인 트랩을 포함하는 게이트 절연막 물질로서 현재 알려져 있는 것은 질화 실리콘막과 질화 실리콘의 미소 입자를 포함하는 게이트 절연막이다.
기록 동작은 소스 사이드 주입 방식에 의해 실행된다. 어느 한쪽의 스위치 트랜지스터부(Trsw)가 좁아진 채널을 캐리어가 통과할 때 가속되어 에너지가 높아지고, 메모리 트랜지스터부(Trmc)의 채널에 들어간 캐리어는 제어 게이트 전극(170) 방향으로 높은 바이어스를 감지하고, 이산적 트랩에 포획된다. 메모리 트 랜지스터부(Trmc)의 소스 영역에 어느 정도의 분포를 가지고 전하는 축적된다. 메모리 트랜지스터부(Trmc)의 양측에 구비되는 스위치 게이트 전극(160-1, 160-2) 하의 채널이 각각 도통함으로써, 게이트 절연막(120)의 양측에 전하가 축적되고, 2 비트의 데이터가 저장된다.
판독 동작은 소스 사이드 주입 방식이어서, 소스 측에 기록 동작을 실행하기 때문에, 판독의 채널 전류도 그대로 동일한 방향인 것이 바람직하다.
또한, 아래의 특허 문헌 2에서는 도 26에 도시하는 바와 같이, 실리콘(Si) 기판(210) 상에 형성된 게이트 절연막(SiO2막)(250, 260)과 실리콘 산화막(260) 상에 형성된 한 쌍의 부유 게이트(270a, 270b)와, 부유 게이트(270)와 실리콘 산화막(250, 260)을 덮도록 형성된 ONO막(280)과 ONO막(280) 상에 형성된 워드 라인으로서 제어 게이트(290)를 구비하고 있다. 이때, 한 쌍의 부유 게이트(270a, 270b)는 소스(230), 드레인(240) 상에 각각 독립적으로 배치되어 있고, 소스(230), 드레(240)으로부터의 전자를 각각 주입·인출할 수 있게 되어 있다. 부유 게이트(270a, 270b)는 후에 제거되는 절연막의 측벽(side wall)에 형성된 측벽이다.
기록 동작은 채널 내에서 소스(230)로부터 드레인(240)을 향하여 진행하는 전자가 드레인(240)의 근방에서 높은 에너지를 획득하여 핫 일렉트론이 되고, 그 일부가 실리콘 산화막(260)을 뛰어넘어 부유 게이트(270b)에 주입됨으로써 실행된다. 부유 게이트(270b)에의 주입은 소스(230)와 드레인(240)의 바이어스 관계를 역전시키면 동일하다.
판독 동작은 부유 게이트(270a, 270b)에 전자가 없는 상태에서는 채널은 연결되어 있고, 소스(230)와 드레인(240)의 사이에 전류가 흘러 데이터 "1"로서 판독된다. 전자가 주입되어 있는 상태에서는 채널이 절단되어, 소스(230)와 드레인(240)과의 사이에 전류가 흐르지 않고, 데이터 "0"으로서 판독된다. 한 쌍의 부유 게이트(270a, 270b)에 각각 독립적으로 기록, 소거, 판독을 실시함으로써, 저장량을 2배로 한다.
특허 문헌 1: 일본 공개 특허 공보 2001-156275호
특허 문헌 2: 일본 공개 특허 공보 2003-282741호
그러나, 상기 배경 기술에서 설명한 비휘발성 메모리 셀의 문턱값 전압을 단계적으로 변경하여 다수 값들의 저장을 실시하는 경우에는, 데이터 값에 상응하는 문턱값 전압으로 하기 위해, 기록 전압을 데이터 값에 따라 변화시킬 필요가 있다. 기록 동작에 2 단계 이상의 다단계가 필요하게 되어, 기록 시간이 길어질 우려가 있다. 또한, 데이터 값마다 다른 다단계의 기록 전압을 발생시키는 전압 발생 회로가 필요하다. 또한, 1개의 비휘발성 메모리 셀에 대해 다단계의 문턱값 전압을 설정할 때에, 각 문턱값 전압에서의 판독 여유를 확보할 필요가 있어서, 기록 전압은 다수 값을 저장하지 않는 경우 보다 높은 전압으로 하지 않을 수 없다. 전압 발생 회로의 회로 구성이 복잡하고, 대규모가 되어 소비 전류도 커질 우려가 있다.
또한, 상기 특허 문헌 1에서는 소스 사이드 주입 방식에 의해, 고속, 저소비 전류의 기록 동작이 가능하게 되지만, 메모리 셀은 메모리 트랜지스터부와, 그 양측에 스위치 트랜지스터부를 구비하는 3 트랜지스터 구성이 된다. 메모리 셀의 점유 면적이 커지지 않을 수 없어서 문제이다.
또한, 상기 특허 문헌 2에서는 부유 게이트에 측벽을 이용하는 것이다. 메모리 셀에 대해, 2개의 부유 게이트와 그 사이에 제어 게이트를 구비하는 구성이다. 따라서 다수 값들의 저장에 있어서는 가상 접지 방식에 의해 드레인 단자와 소스 단자를 교체하여 판독 동작을 실행하지 않으면 안되기 때문에 동작이 복잡하다. 또한, 부유 게이트 간에는 제어 게이트 및 확산층 영역을 구비하는 구성이다. 따라서 부유 게이트 간에 제어 게이트나 확산층 영역을 배치하기 위한 간격을 둘 필요가 있다.
본 발명은 상기 배경 기술의 적어도 한 가지 문제점을 해소하기 위해 이루어진 것으로, 작은 셀 사이즈이고, 기록시의 소비 전류가 적고 그리고/또는 고속의 기록 동작이 가능한 메모리 셀을 구비하는 비휘발성 메모리 디바이스 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 이루어진 된 본 발명의 비휘발성 메모리 디바이스는 기판 표면에 소정 간격으로 배치되는 한 쌍의 확산층과 기판 표면상으로서, 한 쌍의 확산층에 끼워지는 영역에 서로 이격되어 형성되는 복수의 제어 게이트층과 제어 게이트층과 기판 표면과의 사이에 형성되고, 제어 게이트층 마다, 고유하게 전하가 주입 그리고/또는 방출되는 영역을 가진 전하 축적층(charge accumulative layer)을 가지고 구성되는 메모리 셀을 구비하는 것을 특징으로 한다.
본 발명의 비휘발성 메모리 디바이스에서는 한 쌍의 확산층에 끼워진 기판 표면 상의 영역에 서로 이격되어 복수의 제어 게이트층이 형성되고, 제어 게이트층과 기판 표면과의 사이에 구비되는 전하 축적층은 제어 게이트층 마다 고유한 전하 축적 영역이 형성된다.
이에 의해, 제어 게이트층 마다 고유하게 형성되는 전하 축적 영역에 대해, 전하의 주입/방출, 즉 전자 또는 홀의 주입/방출을 실시할 수 있고, 각 제어 게이트층에 고유하게 구비되는, 전하가 주입 그리고/또는 방출되는 영역에 있어서의 전하 유무 상태의 조합 수에 따른 수의 데이터 비트를 저장할 수 있다. 전하의 주입/방출을 실시해야 할 제어 게이트층을 선택함으로써 다수 값들을 저장할 수 있고, 기록하고자 하는 데이터 값에 따라 제어 게이트층에 인가하는 제1 전압을 변경할 필요가 없으며, 또한 1회의 기록 동작으로 다수 값들의 저장을 실시할 수 있다.
또한, 제어 게이트층 수에 따른 비트 수의 데이터 값를 저장할 수 있다. 메모리 트랜지스터부 외에, 저장해야 하는 비트 수 만큼의 스위치 트랜지스터부가 필요한 특허 문헌 1과 비교하여, 메모리 셀의 점유 면적을 축소할 수 있다.
또한, 전하 축적층으로의 전하 주입에 대해 제1 전압이 인가되는 제어 게이트층 아래의 기판으로부터 FN 터널링 현상에 기초한 채널 주입 동작으로 하는 이외에, 제9 전압이 인가되는 제어 게이트층에 인접하는 제어 게이트층 하에 채널을 형성하고, 전하를 가속하여 핫 일렉트론 현상 또는 핫 홀 현상에 기초하여 소스 주입 동작으로 할 수 있다. 채널 주입 동작에 의해, FN 터널링 현상에 따른 저소비 전류의 기록 동작을 실행할 수 있고, 소스 주입 동작에 의해 고속으로 저소비 전류의 기록 동작을 실행할 수 있다.
도 1은 본 발명의 비휘발성 메모리 디바이스에 구비되는 메모리 셀의 원리 구조를 나타내는 단면도이다.
도 2는 실시 형태의 메모리 셀의 단면도이다.
도 3은 실시 형태의 메모리 셀에 대해 제1 다수 값 저장의 기록 동작을 실행할 때의 도(1)이다.
도 4는 실시 형태의 메모리 셀에 대해 제1 다수 값 저장의 기록 동작을 실행할 때의 도(2)이다.
도 5는 실시 형태의 메모리 셀에 대해 제1 다수 값 저장의 기록 동작을 실행할 때의 도(3)이다.
도 6은 실시 형태의 메모리 셀에 대해 제1 다수 값 저장의 판독 동작을 실행할 때의 도(1)이다.
도 7은 실시 형태의 메모리 셀에 대해 제1 다수 값 저장의 판독 동작을 실행할 때의 도(2)이다.
도 8은 실시 형태의 메모리 셀에 대해 제1 다수 값 저장의 판독 동작을 실행할 때의 도(3)이다.
도 9는 실시 형태의 메모리 셀에 대해 제2 다수 값 저장의 기록 동작을 실행할 때의 도(1)이다.
도 10는 실시 형태의 메모리 셀에 대해 제2 다수 값 저장의 기록 동작을 실 행할 때의 도(2)이다.
도 11은 실시 형태의 메모리 셀에 대해 제2 다수 값 저장의 판독 동작을 실행할 때의 도(1)이다.
도 12는 실시 형태의 메모리 셀에 대해 제2 다수 값 저장의 판독 동작을 실행할 때의 도(2)이다.
도 13은 실시 형태의 메모리 셀에 대해 소거 동작(채널 소거)을 실시할 때의 도면이다.
도 14는 실시 형태의 메모리 셀에 대해 소거 동작(소스 소거)을 실시할 때의 도면이다.
도 15는 실시 형태의 메모리 셀을 NAND형으로 구성하는 경우의 레이아웃을 나타내는 도면이다.
도 16은 실시 형태의 메모리 셀을 NOR형으로 구성하는 경우의 레이아웃을 나타내는 도면이다.
도 l7은 실시 형태의 메모리 셀의 제어 게이트층을 채널 방향으로 평행하게 배선하는 경우의 레이아웃도이다.
도 18은 실시 형태의 메모리 셀의 평면 및 단면 구조를 나타내는 도면이다.
도 19는 도 18의 메모리 셀의 제조 공정을 나타내는 단면도(1)이다 (마스크층의 퇴적까지의 공정).
도 20은 도 18의 메모리 셀의 제조 공정을 나타내는 단면도(2)이다 (마스크층의 퇴적으로부터 이방성 에칭까지의 공정).
도 21은 도 20까지의 제조 공정을 종료한 시점에서의 메모리 셀의 평면 구조를 나타내는 도면이다.
도 22는 제어 게이트층과 배선 인출 기부(wiring distribution base)와의 구성을 나타내는 메모리 셀의 평면 구조도이다.
도 23은 본 발명의 메모리 셀에 있어서의 각 동작시의 전압 조건을 나타내는 도면이다.
도 24는 본 발명의 비휘발성 메모리 디바이스에 구비되는 메모리 셀의 또 다른 원리 구조를 나타내는 단면도이다.
도 25는 특허 문헌 1의 메모리 셀의 단면도이다.
도 26은 특허 문헌 2의 메모리 셀의 단면도이다.
** 도면의 주요 부분에 대한 부호의 설명 **
11 기판
13A, 13B 확산층
15 게이트 산화막(제1 절연층)
16, 16B 필드 산화막
17 질화막(전하 축적층)
17A, 17B 전하 축적층
19 산화막(제2 절연막)
19A, 19B 제2 절연층
21 도전성 물질막(제어 게이트층)
21A, 21B, 21B_, 21A+ 제어 게이트층
22A, 22B, 22B_, 22A+ 배선 인출 기부
31 트랜지스터 영역
41 산화막
43 질화막
44 질화막
45 레지스터
BL1, BL2 비트 라인
D11, D21, D22, D13, D23 확산층
Gl, G2 갭
L1, L2, L3, L4 인출 라인
SL1, SL2 소스 라인
WL11, WL12, WL21,WL22 워드 라인
이하, 본 발명의 비휘발성 메모리 디바이스 및 그 제조 방법에 대해 구체화한 실시예를 도 1 내지 도 24에 기초하여 도면을 참조하면서 상세하게 설명한다.
도 1에 도시된 단면도는 본 발명의 비휘발성 메모리 디바이스에 구비되는 메모리 셀의 원리 구조를 나타내고 있다. 기판(11)에는 1.5F의 간격을 가지고 한 쌍의 확산층(13A, 13B)이 배치되어 있다. 각 확산층은 인접하는 메모리 셀의 확산층과 공유하는 0.5F의 폭을 갖는다. 확산층(13A, 13B)에 끼워진 채널 영역 상에는 제 1 절연층(15), 전하 축적층(17), 제2 절연층(19)이 이와 같은 순서로 적층되어 있고, 제2 절연층(19) 상에는 채널 폭 방향의 중간부에 갭(G1)을 두고 이격된 2개의 제어 게이트층(21A, 21B)이 배치되어 있다. 이때, F는 최소 가공 치수이고, 메모리 셀은 면적 2.5F2로 구성되어 있다. 일반적으로, 기판(11)은 P형 반도체 물질로 구성되고, 확산층(13A, 13B)은 N형 반도체 물질로 구성된다.
갭(G1)으로 이격되어 있는 제어 게이트층(21A, 21B)은 채널 길이 방향의 중간부에서 서로 떨어져 있고, 각각의 제어 게이트층(21A, 21B)에는 개별적인 전압의 인가가 가능하다. 제어 게이트층(21A)은 확산층(13A)에 인접하여 배치되고, 제어 게이트층(21B)은 확산층(13B)에 인접하여 배치되어 있다. 제어 게이트층(21A, 21B) 하에 있는 전하 축적층(17)은 제어 게이트층(21A, 21B) 사이에 공통적으로 형성되어 있다.
메모리 셀 내의 데이터의 저장은 전하 축적층(17)에서의 전하의 유무에 의해 이루어진다. 전하 축적층(17)에 대한 전하의 주입/방출은 도 3 내지 도 5, 도 9 내지 도 10 및 도 13 내지 도 14와 관련하여 하기 설명되는 바와 같이, 제어 게이트층(21A, 21B)의 전압 인가에 따라 이루어진다. 전하 축적층(17)에 이산적인 전하의 트랩을 가진 질화막 또는 작은 도전체 입자들을 사용함으로써, 그리고/또는 전하 축적층(17)과 제1 그리고/또는 제2 절연층과의 계면 근방에 존재하는 전하 트랩을 이용함으로써, 전하 축적층(17)에 주입되는 전하의 전하 축적층(17) 내에서의 이동을 제한할 수 있다.
이에 따라, 하나의 전하 축적층(17)에 있어서, 제어 게이트층(21A, 21B) 마다 인가된 기록 전압에 따라 전하 축적층(17)에 주입된 전하는 기록 전압을 인가한 게이트층(21A, 21B) 아래에 국부화시킬 수 있다. 전하 축적층(17)에 있어서의 제어 게이트층(21A, 21B) 하의 전하 축적 영역 마다, 전하의 유무를 제어할 수 있고, 메모리 셀 내에 다수 값을 저장할 수 있게 된다. 도 1의 경우, 메모리 셀 내에 2개의 제어 게이트층(21A, 21B)을 갖기 때문에, 4 상태, 즉 2 비트 데이터의 저장이 가능해진다.
이때, 갭(G1)은 제조 공정상, 제어 게이트층(21A, 21B)을 확실하게 전기적으로 분리할 수 있는 공극인 것이 바람직하다. 갭(G1)을 통해, 기판 표면에 확산층을 형성하는 경우 또는 상위층과의 접속 영역을 확보하는 경우와 비교하여, 근소한 공극으로 할 수 있다. 또한, 전하 축적층(17)의 위쪽에 배치되는 제어 게이트층(21A, 21B)은 전하 축적층(17)을 넘어 확산층(13A, 13B)쪽으로 돌아가서 형성되는 경우는 없다. 이에 따라, 갭(G1)을 최소한으로 할 수 있음과 동시에, 확산층(13A, 13B) 상에 상위 배선층과의 접속을 행하기 위한 컨택을, 그 주변부를 전하 축적층(17)의 단부에 집중하여 배치할 수 있으며, 결과적으로 메모리 셀 사이즈를 줄일 수 있다.
또한, 제1 절연층(15)과 제2 절연층(19)이, 예를 들어 산화 실리콘(SiO2)으로 구성되고, 전하 축적층(17)이, 예를 들어 질화 실리콘(Si3N4)으로 구성되는 경우, 제1 절연층(15), 전하 축적층(17) 및 제2 절연층(19)이 이른바 ONO막을 구성하게 된다. 메모리 셀의 부유 게이트층으로서 기능하는 동시에, 게이트 절연막으로서 기능한다. 또한, 전하 축적층(17)과 제어 게이트층(21A, 21B)을 전기적으로 절연하는 기능을 갖는다. 전하 축적층(17)이 전하의 트랩 기능을 가짐과 동시에, 기판(11) 그리고/또는 제어 게이트층(21A, 21B) 사이에 절연 성능을 갖는 경우에는 제1 절연층(15) 그리고/또는 제2 절연층(19)을 필요로 하지 않을 수도 있다.
또한, 전하 축적층(17)은 층 내에서의 전하의 이동이 제한된 전하 트랩을 가진 구조를 사용함으로써, 제어 게이트층(21A, 21B) 간에 전하 축적층(17)을 분리하지 않고 공통적으로 구비하는 경우를 나타냈지만, 본 발명은 이것으로만 한정되지 않는다. 제어 게이트층(21A, 21B)이 이격되어 있는 갭(G1)에 따라, 제2 절연층(19)과, 전하 축적층(17) 그리고/또는 제1 절연층(15)이 이격되는 구성으로 할 수도 있다. 이 경우, 제어 게이트층(21A, 21B) 마다 독립된 전하 축적층을 갖게 된다. 제어 게이트층(21A, 21B) 마다 각각 독립된 전하 축적층에 전하가 주입/방출된다.
이 경우, 전하 축적층으로서 상기 전하 트랩을 가진 물질을 사용할 수 있는 것 외에, 다결정 실리콘 물질과 같은 도전성 물질에 의해 구성할 수도 있다. 전하 트랩을 갖는 물질을 사용하는 경우에는 제어 게이트층(21A, 21B) 아래의 전하 축적층 간을 이동하는 전하를 더욱 확실하게 저지할 수 있다. 또한, 전하 트랩을 갖는 물질을 사용하는 경우에는 가공 불균일 등에 의해 전하 축적층의 이격이 불충분하게 되어 버리는 경우에도, 주입된 전하의 이동은 제한되기 때문에, 저장 데이터의 소실 등의 문제점은 없다. 또한, 다결정 실리콘 물질 등의 도전성 물질을 사용하면 1비트 데이터를 저장하는 통상의 비휘발성 메모리 셀의 플로팅 게이트와 같은 구성으로 할 수 있어, 제조 공정을 간략화할 수 있다.
또한, 갭(G1)은 제어 게이트층(21A, 21B)을 분리하는 것을 목적으로 하여 형성되는 것으로, 제어 게이트층(21A, 21B)의 분리는 각각에 제어되어 주입되는 전하의 전하 축적층(17)에서의 위치가 양자로 분리되는 것이 바람직하다. 따라서, 갭(G1)의 형성 위치 및 갭(G1)의 폭은 엄밀하게 규정할 필요는 없고, 간편한 제조 공정으로 형성할 수 있다.
도 2에 도시된 단면도는 메모리 셀의 실시예이다. 도 19 내지 도 22의 제조 공정에 대해 후술하는 바와 같이, 확산층(13A, 13B) 상에 마스크층(미도시)을 퇴적한 후, 전면에 전하 축적 퇴적층, 제2 절연 퇴적층 및 게이트 퇴적층을 적층한다. 한 쌍의 확산층(13A, 13B)에 끼워진 채널 영역은 확산층(13A, 13B) 상에 퇴적된 마스크층에 끼워져 오목부를 형성하고 있으나, 상기 퇴적층은 마스크층을 따라서, 채널 영역에도 퇴적된다.
이후, 이방성 에칭에 의해 전하 축적 퇴적층까지 제거한다. 이방성 에칭이기 때문에, 적층 두께 방향으로 선택적으로 에칭된다. 마스크층의 상부 외에, 채널 영역에 있어서, 에칭되어, 마스크층의 측벽을 따라 퇴적되어 있는 부분은 에칭 방향에 대해 두꺼운 두께로 되어 있기 때문에, 에칭되지 않고 남는 부분이 존재한다. 이른바 측벽 구조이다. 마스크층의 측벽에 가까울수록 에칭이 되지 않고, 측벽으로부터 멀어질수록 에칭량이 증대하며, 중간부에서는, 갭(G2)의 공극이 형성된다. 이에 따라, 채널 영역의 중간부에 있어서, 서로 대향하는 원호상 형상을 갖고, 제어 게이트층(21A, 21B), 제2 절연층(19A, 19B) 및 전하 축적층(17A, 17B)이 분리된다.
이때, 갭(G2)은 전하 축적층에 전하 트랩을 갖는 물질을 사용하는 경우에는 제조 공정상, 적어도 제어 게이트층(21A, 21B)를 확실하게 분리할 수 있는 공극인 것이 바람직하다. 전하 축적층에 다결정 실리콘 물질과 같은 도전성 물질을 사용하는 경우에는 제조 공정상, 적어도 제어 게이트층(21A, 21B), 제2 절연층(19A, 19B) 및 전하 축적층(17A, 17B)을 확실하게 분리할 수 있는 공극인 것이 바람직하다. 갭(G2)을 통해, 기판 표면에 확산층을 형성하는 경우나, 상위층과 접속하는 경우에 비하여, 근소한 공극으로 할 수 있고, 메모리 셀 사이즈를 축소할 수 있다.
이방성 에칭에 의해 형성되는 마스터층 측벽의 측벽 구조를 가지고, 제어 게이트층(21A, 21B)으로부터 전하 축적층(17A, 17B)을 채널 영역의 중간부에서 분리할 수 있어, 메모리 셀 사이즈의 축소를 도모할 수 있다.
도 2의 메모리 셀에 있어서의 다른 작용 및 효과에 대해는 도 1에 도시된 메모리 셀의 원리 구조도에 있어서 설명한 내용과 동일하므로, 여기에서의 설명은 생략한다.
도 3 내지 도 14는 메모리 셀 내에서의 기록 동작, 판독 동작 및 소거 동작을 실행할 때의 전압의 인가 상태와 전하 축적층으로의 전하의 주입, 전하 축적층으로부터의 전하의 방출에 대해 설명한 도면이다. 전압의 인가 상태는 메모리 셀(A 내지 D)을 매트릭스상으로 배치한 메모리 셀 어레이를 예로 들어 설명하고, 전하의 주입/방출에 대해서는 도 2에 도시된 메모리 셀의 단면도를 예로 들어 설명한다. 도 3 내지 도 5 및 도 9 내지 도 10은 기록 동작을 나타내고, 도 6 내지 도 8 및 도 11 내지 도 12은 판독 동작을 나타낸다. 이때, 전자는 채널로부터 전하 주입에 의해 기록 동작을 하는 제1 다수 값 저장 동작의 경우이고, 후자는 소스로부터 전 하 주입에 의해 기록 동작을 하는 제2 다수 값 저장 동작의 경우이다. 또한, 도 13 내지 도 14는 소거 동작을 나타낸다. 각각, 채널 소거/소스 소거를 나타낸다.
먼저, 제1 다수 값 저장 동작에 대해 설명한다. 메모리 셀에 복수의 제어 게이트층을 구비하는 경우, 제어 게이트층마다 독립하여 기록 전압을 인가함으로써, 각 제어 게이트층 아래마다 고유한 전하 축적 영역에 전하를 주입하고, 제어 게이트층마다, 하부의 전하 축적 영역에서의 전하의 유무의 조합에 따라 데이터 값를 저장하여 다수 값 저장을 실현하는 경우이다. FN 터널링 현상에 의하고, 채널로부터 전하가 주입된다.
도 3 내지 도 5는 기록 동작의 경우이다. 메모리 셀 당 2개의 제어 게이트층을 구비하고 있고, 3가지 방법의 기록 상태를 실현할 수 있다. 메모리 셀(A 및 B)는 한 쌍의 확산층의 각각에, 소스 라인(SL1)와 비트 라인(BL1)이 접속되고, 메모리 셀(C, D)은 한 쌍의 확산층의 각각에 소스 라인(SL2)와 비트 라인(BL2)이 접속되어 있다. 또한, 메모리 셀(A 및 C)의 한 쌍의 제어 게이트층은 각각 제어 라인인 워드 라인(WL11, WL21)에 접속되고, 메모리 셀(B, D)의 한 쌍의 제어 게이트층은 각각 제어 라인인 워드 라인(WL12, WL22)에 접속되어 있는 것으로 한다.
메모리 셀(A)이 기록 대상이라고 하자. 도 3에서는 메모리 셀(A)에 있어서, O 표시로 나타내는 전하 축적층에 전하를 주입하는 경우이다. 메모리 셀(A)이 접속되어 있는 소스 라인(SL1)이 제3 전압인 0V 또는 플로팅 상태에 비트 라인(BL1)이 제4 전압인 0V 또는 플로팅 상태로 유지되는 동시에, 기판을 제5 전압인 0V, 한쪽 제어 게이트인 워드 라인(WL11)을 제1 전압인 9V로 한다. 이 경우, 확산층과 기판 과의 사이에 역바이어스는 인가되지 않고, 공핍층이 늘어나지 않기 때문에 워드 라인(WL11)이 접속되는 제어 게이트층으로부터 기판을 향하여 전계가 인가된다. 이 전계에, 가속되고, 기판으로부터 워드 라인(WL11)이 접속되어 있는 제어 게이트층 아래의 전하 축적층에 FN 터널링 전류에 의해 전하가 주입된다.
메모리 셀(A)의 다른 한쪽의 제어 게이트층에는 다른 한쪽 제어 게이트인 워드 라인(WL21)이 접속되어 있고, 워드 라인(WL21)에는 제2 전압인 0V가 인가되므로, 전하가 전하 축적층에 가속되지 않고, 워드 라인(WL21) 아래의 전하 축적층에는 전하의 주입이 이루어지지 않는다. 워드 라인(12, 22)에도 0V가 인가되므로, 메모리 셀 B에의 전하의 주입은 이루어지지 않는다. 즉, 한쪽 제어 게이트에는 전하 축적층과 기판 간에 FN 터널링 작용을 일으키지 않는 전압을 인가하는 것이 바람직하다.
또한, 메모리 셀(C, D)의 확산층이 접속되어 있는 소스 라인(SL2)에는 0V, 또는 6V가 인가되고, 비트 라인(BL2)에는 6V가 인가된다. 메모리 셀(C)에 주목하면, 워드 라인(WL11)에 접속되는 제어 게이트층에 9V가 인가되고, 인접하는 확산층에는 비트 라인(BL2)이 접속되어 6V가 인가된다. 이것에 따라, 확산층과 기판이 역바이어스되어 공핍층이 형성되고, 제어 게이트층과 기판과의 사이의 전계가 완화된다. 메모리 셀 C에 있어서, 9V로 인가된 워드 라인(WT11)에 따라 전하 축적층에 전하 주입이 이루어지지 않고, 메모리 셀 C에 있어서의 디스터브 현상이 방지된다.
도 4는 메모리 셀(A)에 있어서, 워드 라인(WL21)에의 제1 전압인 9V 인가에 의해, O 표시로 나타낸 전하 축적층에 전하 주입을 하는 경우를 나타낸다. 도 3에 있어서, 워드 라인(WL11)을 대신하여 한쪽의 제어 게이트인 워드 라인(21)에 9V를 인가 하는 동시에 다른 한쪽의 제어 게이트인 워드 라인(WL11)에는 제2 전압인 OV를 인가한다. 또한, 제1 전압인 9V가 인가된 워드 라인(WL21)이 접속되어 있는 메모리 셀 C의 디스터브 현상을 방지하기 위해, 9V가 인가되는 워드 라인의 교체에 따라, 소스 라인(SL2)을 6V로, 비트 라인(BL2)를 0V 또는 6V로 인가한다. 작용 및 효과에 대해는, 도 3의 경우와 같으므로, 여기에서는 설명을 생략한다.
도 5는 메모리 셀(A)에 있어서, 워드 라인(WL11, WL21)에 제1 전압인 9V를 인가함으로써, 0 표시로 나타낸 전하 축적층에 전하 주입을 하는 경우를 나타낸다. 메모리 셀(A)이 가진 2 개의 전하 축적층의 쌍방에 전하의 주입을 실시하는 경우이다. 도 3에 있어서, 워드 라인(WL11)에 추가하여 워드 라인(21)에 9V를 인가한다. 또한, 9V로 바이어스된 워드 라인(WL11, WL21)이 접속되어 있는 메모리 셀 C의 디스터브 현상을 방지하기 위해, 소스 라인(SL2) 및 비트 라인(BL2)을 6V로 인가한다. 작용 및 효과에 대해는 도 3의 경우와 동일하므로, 여기에서는 설명을 생략한다.
제1 다수 값 저장 동작에 있어서의 기록 동작에서는 제어 게이트층 마다 제1 전압인 기록 전압(9V)을 인가함으로써, 각 제어 게이트층의 바로 아래에 있는 전하 축적층에 국부화시켜 전하의 주입을 행할 수 있다. 이에 따라, 2개의 제어 게이트층을 가진 1개의 메모리 셀에 대해, 2비트 데이터, 즉 4 상태의 데이터를 저장할 수 있다. 기판으로부터 제어 게이트층 아래에 위치하는 범위의 전하 축적층에 FN 터널링 전류에 의해 전하가 주입되기 때문에, 핫 일렉트론 현상을 이용한 전하의 주입 방법과 비교하고, 게이트 산화막에 대한 국소적인 손상이 적다.
도 6 내지 도 8은 판독 동작의 경우이다. 각각, 도 3 내지 도 5에 의해 기록 동작이 실행된 메모리 셀(A)의 내용을 판독하는 경우를 나타낸다. 제1 다수 값 저장 동작에서는 판독 동작을 실행할 때, 한 쌍의 확산층에 대해는 소스 라인측과 비트 라인측이 고정되어 있다. 도 6 내지 도 8에 있어서는 한쪽 확산층에 소스 라인(SL1)이 접속되고, 다른 한쪽 확산층에 비트 라인(BL1)이 접속되어 있다. 판독 동작 시에는 저장되어 있는 데이터에 상관없이, 소스 라인(SL1)에 제7 전압인 OV, 비트 라인(BL1)에 제8 전압인 1.5V를 인가하는 동시에, 워드 라인(WL11, WL21)에 제6 전압인 판독 전압(3V)를 인가하여 2개의 제어 게이트층을 모두 3V로 바이어스하고, 확산층 사이를 흐르는 전류의 크기에 따라 판독 동작을 한다.
도 6은 워드 라인(WL11)에 접속되어 있는 제어 게이트층 하의 전하 축적층에 전하가 주입되어 축적되어 있는 경우이다. 메모리 셀(A)에 있어서, 비트 라인(BL1)측의 전하 축적층에 전하가 축적되고, 소스 라인(SL1)측의 전하 축적층에는 전하는 축적되어 있지 않다. 이에 의해, 비트 라인(BL1)측에서는 전하의 축적에 의해 3V 보다 저하된 전위가 채널 영역에 대향하고, 소스 라인(SL1)측에서는 3V 전위가 채널 영역에 대향하여, 게이트·소스 간에 3V가 인가된다. 소스 라인(SL1) 측에 있어서, 충분한 게이트 바이어스가 인가됨으로써, 채널에는 충분히 큰 제1 전류가 흐르게 된다.
도 7은 워드 라인(WL21)에 접속되어 있는 제어 게이트층 아래의 전하 축적층에 전하가 주입되어 축적되어 있는 경우이다. 메모리 셀(A)에 있어서, 비트 라 인(BL1)측의 전하 축적층에는 전하가 축적되지 않고, 소스 라인(SL1)측의 전하 축적층에 전하가 축적된다. 이에 의해, 비트 라인(BL1)측에서는 3V 전위가 채널 영역에 대향하는 바, 소스 라인(SL1)측에서는 전하의 축적에 의해 3V보다 저하된 전위가 채널 영역에 대향하고, 게이트·소스 간에 3V보다 낮은 전압이 인가된다. 소스 라인(SL1)측에서의 게이트 바이어스가 제한됨으로써, 채널에 흐르는 전류는 상기 도면 6의 제1 전류 값보다 제한되는 제2 전류가 흐르게 된다.
도 8은 워드 라인(WL11, WL21)에 접속되어 있는 제어 게이트층 아래의 전하 축적층에 전하가 주입되어 축적되어 있는 경우이다. 메모리 셀(A)에 있어서, 비트 라인(BL1)측 및 소스 라인(SL1)측의 양자의 전하 축적층에 전하가 축적된다. 이에 따라, 비트 라인(BL1)측 및 소스 라인(SL1)측의 양측에 있어서, 전하의 축적에 의해 3V보다 저하된 전위가 채널 영역에 대향한다. 비트 라인(BL1)측 및 소스 라인(SL1)측의 양측에 있어서 게이트 바이어스가 제한되고, 채널에 흐르는 전류는 상기 도 7의 제2 전류 값보다 더욱 제한되는 제3 전류가 흐르게 된다.
또한, 도시하지 않지만 메모리 셀(A)에 있어서, 워드 라인(WL11, WL21)에 접속되어 있는 제어 게이트층 아래의 전하 축적층에 전하가 축적되어 있지 않은 경우, 비트 라인(BL1)측 및 소스 라인(SL1)측의 양자에 있어서, 제어 게이트층의 3V 전위가 채널 영역에 대향하여, 충분한 게이트 바이어스가 인가됨으로써, 채널에는 상기 도 6의 제1 전류 값보다 큰 제4 전류가 흐르게 된다.
또한, 판독 동작에 있어서는 기판에는 제5 전압인 OV를 인가하여 두는 것이 일반적이다.
제1 다수 값 저장 동작에 있어서의 판독 동작에서는 메모리 셀에 있어서의 한 쌍의 확산층에 대해 소스 라인 및 비트 라인에의 접속 관계가 고정되고, 확산층 간에 채널 길이 방향을 따라서 배치되는 2개의 제어 게이트층 아래의 전하 축적층으로의 전하의 주입에 상응하여, 채널 길이에 따라 게이트 바이어스가 가변된다. 이로써, 전하의 축적이 이루어지는 전하 축적층의 조합에 따라 채널 전류가 가변되고, 다수 값 데이터가 판독된다.
다음으로 제2 다수 값 저장 동작에 대해 설명한다. 메모리 셀의 채널 영역에 채널 길이 방향을 따라 2개(한 쌍)의 제어 게이트층을 구비하는 경우, 한쪽 제어 게이트층에 제9 전압인 기록 전압을 인가하면서, 다른 한쪽 제어 게이트층에 제10 전압인 보조 전압을 인가한다. 이에 따라, 보조 전압이 인가된 제어 게이트층을 보조 트랜지스터로 하고, 인접하는 확산층으로부터 입력된 전하가 가속되면서, 기록 전압이 인가되어 있는 제어 게이트층 아래의 전하 축적층에 전하를 주입한다. 어느 한쪽 확산층으로부터 전하를 주입하여 다른 한쪽 확산층에 인접하는 제어 게이트층에 주입하는 경우이다. 보조 트랜지스터로 가속된 전하가, 한쪽의 제어 게이트층 아래에서 핫 일렉트론 현상을 발생시키고, 얻은 전하가 채널에 주입된다.
도 9 내지 도 10은 기록 동작의 경우이다. 채널 길이 방향으로 2개의 제어 게이트층을 구비하여 기본 구성으로 한다. 한쪽 제어 게이트층 아래에 대해, 다른 한쪽의 제어 게이트층 아래쪽으로부터 입력된 전하가 주입된다. 2개의 제어 게이트층의 각각에 대해 기록 동작을 한다. 메모리 셀(A, B)은 한 쌍의 확산층의 각각에 인출 라인(L1, L2)이 접속되고, 메모리 셀(C, D)은 한 쌍의 확산층의 각각에 인출 라인(L3, L4)이 접속되어 있다. 또한, 메모리 셀(A, C)의 한 쌍의 제어 게이트층은 각각, 제어 라인인 워드 라인(WL11, WL21)에 접속되고, 메모리 셀(B, D)의 한 쌍의 제어 게이트층은 각각 제어 라인인 워드 라인(WL12, WL22)에 접속되어 있는 것으로 한다.
메모리 셀(A)을 기록 대상으로 하자. 도 9에서는 메모리 셀(A)에 있어서, O 표시로 나타낸 전하 축적층에 전하를 주입하는 경우이다. 메모리 셀(A)가 접속되어 있는 인출 라인(L1, L2) 중에서, O 표시로 나타내는 전하 축적층에 인접하는 한쪽의 확산층에 접속되어 있는 인출 라인(L1)을 제11 전압인 3V로, 다른 한쪽의 확산층에 접속되어 있는 인출 라인(L2)을 제7 전압인 OV로 인가하는 동시에, 기판을 제5 전압인 OV로 한다. 또한, O 표시로 나타낸 전하 축적층 상의 한쪽 제어 게이트층에 접속되어 있는 워드 라인(WL11)을 제9 전압인 6V로 하고, 인접하는 다른 쪽의 제어 게이트층에 접속되어 있는 워드 라인(WL21)을 제10 전압인 3V로 한다. 이 경우, 워드 라인(WL21)이 접속되어 있는 다른 한쪽의 제어 게이트층이 전하를 가속시키는 기능으로서의 보조 트랜지스터를 구성한다. 인출 라인(L2)으로부터 입력된 전하는 3V가 인가되어 있는 제어 게이트층 아래의 채널 영역을 계속 가속하여, 6V가 인가되고 있는 제어 게이트층 아래에 이르는 단계에서는 높은 운동 에너지를 가진 핫 일렉트론이 된다. 이러한 핫 일렉트론에 의해 생성된 전하가, 6V로 인가되고 있는 한쪽의 제어 게이트층 방향으로 가속되어 전하 축적층에 주입된다. 핫 일렉트론 전류에 의해 전자가 주입된다.
이때, 워드 라인(WL21)에 인가되는 제10 전압인 3V의 전압은 워드 라인 WL21 에 접속되어 있는 다른 한쪽의 제어 게이트층 하의 채널 영역에 채널을 형성하는 전압이다. 예를 들어 보조 트랜지스터로서 판독 상태와 동일한 전압이 인가되는 결과, 인출 라인(L2)으로부터 입력된 전하가, 워드 라인(WL11)에 접속되어 있는 일방의 제어 게이트층의 방향으로 가속된다.
메모리 셀(C, D)에 관해서는 인출 라인(L3, L4)이 0V이다. 메모리 셀(C)은 메모리 셀(A)과 공통의 워드 라인(WL11, WL21)이 접속되어 있지만, 인출 라인(L3, L4)이 모두 OV이기 때문에, 채널 내에서 전하가 가속되지 않고, 디스터브 현상이 방지된다. 또한, 메모리 셀(B, D)에 관해서는 워드 라인(WL12, WL22)이 모두 0V이기 때문에 기록 동작은 행해지지 않는다.
도 10은 메모리 셀(A)에 있어서, 제9 전압인 6V 인가를 워드 라인(WL21)에 인가함으로써, O 표시로 나타낸 전하 축적층에 전하를 주입하는 경우이다. 도 9에서, 워드 라인(WL11, WL21)의 바이어스 관계를 역전하여, 다른 한쪽의 제어 게이트인 워드 라인 (WL11)에 제10 전압인 3V, 한쪽의 제어 게이트인 워드 라인(21)에 제9 전압인 6V를 인가한다. 또한, 인출 라인(L1, L2)의 바이어스 관계를 역전하여, 다른 한쪽의 확산층에 접속되어 있는 인출 라인(L1)에 제7 전압인 0V, O 표시로 나타내는 전하 축적층에 인접하는 한쪽의 확산층에 접속되어 있는 인출 라인(L2)에 제11 전압인 3V를 인가한다. 워드 라인(WL11, WL21)이 접속되어 있는 메모리 셀(C)의 디스터브 현상을 방지하기 위해, 인출 라인(L3, L4)에 모두 0V가 인가되어 있는 것은 도 9와 같다. 도 10의 경우에는 0 표시로 나타내는 전하 축적층 상의 한쪽의 제어 게이트층에 접속되어 있는 워드 라인(WL21)과 워드 라인(WL11)이 접속되어 있 는 다른 한쪽의 제어 게이트층이 보조 트랜지스터를 구성하고, 인출 라인(L1)으로부터 전하가 입력된다. 이 외의 작용 및 효과에 대해서는 도 9의 경우와 같으므로, 여기에서는 설명을 생략한다.
제2 다수 값 저장 동작에 있어서의 기록 동작에서는 전하를 주입하는 대상인 전하 축적층 상에 있는 한쪽의 제어 게이트층에 제9 전압인 기록 전압(6V)을 인가하는 동시에, 채널 길이 방향으로 인접하는 다른 한쪽의 제어 게이트층에 판독 전압과 동등한 제10 전압을 인가하고, 채널 영역에 채널을 형성한다. 다른 한쪽의 제어 게이트층이 보조 트랜지스터가 된다. 보조 트랜지스터에 인접하는 확산층으로부터 입력된 전하는 보조 트랜지스터의 채널에 따라 가속되고, 기록 대상인 전하 축적층 아래에 이른다. 이 시점에서 전하는 고에너지 상태의 핫 일렉트론이 되고, 핫 일렉트론 현상에 의해 전하 축적층에 전하를 주입한다. 각 제어 게이트층 아래의 전하 축적층에 전하를 주입하기 위해, 다른 한쪽 제어 게이트층을 보조 트랜지스터로서 사용하여 전하를 가속하는 역할을 하게 한다. 전하의 축적을 실시하는 전하 축적층의 위치에 따라, 전하의 입력 방향을 변경할 필요가 있다. 제어 게이트층 마다 데이터를 저장할 수 있다. 워드 라인 마다 데이터를 저장할 수 있고, 2개의 제어 게이트층을 갖는 1개의 메모리 셀에 대해, 2개의 어드레스를 가지고 2 비트의 데이터를 저장할 수 있다.
도 11 내지 도 12는 판독 동작의 경우이다. 각각, 도 9 내지 도 10에 의해 기록 동작이 이루어진 메모리 셀(A)의 내용을 판독하는 경우를 나타내고 있다. 제2 다수 값 저장 동작에서는 인출 라인의 바이어스 관계를 판독 동작과 기록 동작에서 역전할 필요가 있다. 이른바 리버스 판독 동작(reverse read operation)이 필요하다. 판독 동작에 있어서, 판독 대상인 전하 축적층에 인접하는 확산층을 0V가 인가되는 소스 단자측으로 하기 위한 것이다. 전하 축적층의 전하의 유무에 따라 게이트 바이어스가 변화하는데, 소스 단자측에 있어서 게이트 바이어스의 변화는 채널 전류의 변화를 크게 하고, 전하 축적의 유무의 감도를 향상시킬 수 있기 때문이다. 판독 동작 시에는 판독 대상인 전하 축적층에 인접하는 한쪽의 확산층에 인접되어 있는 인출 라인을 제7 전압인 0V로 하고, 다른 한쪽 확산층에 접속되어 있는 인출 라인을 제8 전압인 1.5V로 한다. 2개의 워드 라인에는 모두 제6 전압인 판독 전압(3V)를 인가하고, 확산층 간을 흐르는 전류의 유무에 의해 판독 동작을 한다.
도 11은 워드 라인(WL11)에 접속되어 있는 제어 게이트층 아래의 전하 축적층에 전하가 주입되어 축적되어 있는 경우이다. 메모리 셀(A)에 있어서, 인출 라인(L1)측의 전하 축적층이 판독 대상이다. 인출 라인 L1에 OV, 인출 라인 L2에 1.5V를 인가한다. 또한, 워드 라인(WL11, WL21)에는 동일하게 3V를 인가한다. 판독 대상인 전하 축적층에 전하가 축적되어 있으면, 인출 라인(L1)측에서는 전하의 축적에 의해 3V보다 저하된 전위가 채널 영역에 대향하여, 게이트·소스 간에 3V보다 낮은 전압이 인가되고, 상기 도 7과 마찬가지로 채널에 흐르는 전류는 적은 제2 전류가 흐른다. 더욱 인접하는 전하 축적층에 전하가 축적되어 있으면, 상기 도 8과 같이 가장 적은 제3 전류가 되거나, 채널 영역에 채널이 형성되지 않고 전류는 흐르지 않는다.
판독 대상의 전하 축적층에 전하가 축적되어 있지 않으면, 인출 라인(L1)측 에서는 3V 전위가 채널 영역에 대향하여, 게이트 소스간에 3V가 인가되어 충분한 게이트 바이어스가 인가됨으로써 채널에는 상기 도 7의 제2 전류보다 크고 가장 큰 제4 전류가 흐르게 된다. 판독 대상의 전하 축적층에 전하가 축적되어 있지 않고, 또한 인접하는 전하 축적층에 전하가 축적되어 있으면 상기 도 6과 마찬가지로 상기 도 7의 제2 전류보다 크고, 또한 상기 제 4 전류보다 적은 제1 전류가 흐른다.
도 12는 워드 라인(WL21)에 접속되어 있는 제어 게이트층 아래의 전하 축적층에 전하가 주입되어 축적되어 있는 경우이다. 도 11의 경우와 비교하여, 인출 라인(L1, L2)의 바이어스 관계가 역전된다. 인출 라인(L1)에 1.5V, 인출 라인(L2)에 0V를 인가한다. 또한, 워드 라인(WL11, WL21)에는 각각 3V를 인가한다. 판독시의 작용 및 효과는 도 11의 경우와 같으므로, 여기에서는 설명을 생략한다.
또한, 판독 동작에 있어서는 기판에는 제5 전압인 0V를 인가하는 것이 일반적이다.
제2 다수 값 저장 동작에 있어서의 판독 동작에 있어서는 메모리 셀에 있어서의 한 쌍의 확산층에 대해, 판독 대상이 되는 전하 축적층에 인접하는 확산층을 소스 단자로 하여 판독을 행한다. 이 경우, 소스 단자로 하는 확산층에 OV를 인가하지만, 이는 판독시에 0V가 인가되는 확산층과는 반대측의 확산층이 되고, 이른바 리버스 판독 동작을 실행한다. 판독 대상의 전하 축적층에 있어서의 전하의 유무에 따라 게이트 바이어스가 변화하고, 채널 영역에 있어서의 채널의 유무가 반전된다. 전하의 축적이 있는 경우에는 적은 전류나 또는 채널은 형성되지 않고 전류는 흐르지 않는다. 전하의 축적이 없는 경우에는 채널이 형성되어 큰 전류가 흐른다. 이에 따라, 전하 축적층을 선택하는 제어 게이트마다 1 비트가 판독된다.
도 13 내지 도 14는 소거 동작이다. 도 13은 칩 또는 섹터 내의 메모리 셀을 일괄 소거하는 경우이다. 이른바 칩 소거 또는 섹터 소거라고 불리는 소거 동작이다. 전하 축적층에 축적되어 있는 전하를 기판을 향하여 방출하는 채널 소거를 실시할 때의 바이어스 인가를 나타내고 있다. 메모리 셀(A 내지 D)의 각 전하 축적층을 일괄 소거하기 때문에, 메모리 셀 간에 동일한 바이어스가 인가된다. 소스 라인(SL1, SL2), 비트 라인(BL1, BL2)을 제13 전압인 플로팅 상태로 한 후, 워드 라인(WL11 내지 WL22)에 제12 전압인 0V를 인가하고, 기판에 제14 전압인 9V를 인가한다.
도 14는 워드 라인을 공유하는 메모리 셀을 일괄 소거하는 경우이다. 이른 바 페이지 소거라고 불리는 소거 동작이다. 전하 축적층에 축적되어 있는 전하를 인접하는 확산층을 향하여 방출하는 소스 소거를 실시할 때의 바이어스 인가를 나타내고 있다. 메모리 셀(A, C)의 각 양측의 전하 축적층을 일괄하여 소거하기 때문에, 메모리 셀 간에 동일한 바이어스가 인가된다. 기판을 제5 전압인 OV로 한 후에, 인출 라인(L1 내지 L4)을 제17 전압인 9V로 하고, 워드 라인(WL11, WL21)을 제15전압인 0V로 한다. 소거 대상이 아닌 메모리 셀(B, D)에 대해서는 워드 라인(WL12, WL22)에 6V를 인가함으로써, 워드 라인과 확산층과의 사이, 워드 라인과 기판과의 사이에서의 전계를 제한함으로써 소거 동작을 하지 않도록 바이어스된다.
또한, 페이지 소거 방법은 이 방법으로 한정되지 않고, 도 23에는 도시하지 않지만, 임의의 워드 라인의 전하 축적층에 축적되어 있는 전하를 기판을 향하여 방출하는 채널 소거를 실시할 수도 있다. 페이지 소거하는 워드 라인에 제12 전압인 0V를 페이지 소거하지 않는 워드 라인에 제16 전압인 6V를 인가하고, 기판에 제14 전압인 9V를 인가한다.
또한, 메모리 셀(A, C)의 각 한쪽의 전하 축적층, 즉, 워드 라인(WL11) 아래의 전하 축적층만을 소거하는 경우에는 워드 라인(WL11)을 제15 전압인 0V로 하고, 워드 라인(WL21)을 제16 전압인 6V로 함으로써, 워드 라인(WL21)과 확산층과의 사이, 워드 라인(WL21)과 기판과의 사이에서 전계를 제한하고, 워드 라인(WL21) 아래의 전하 축적층에 대한 소거 동작을 하지 않도록 바이어스 된다.
또한, 워드 라인을 공유하는 메모리 셀 중에서, 소거하지 않는 메모리 셀의 인출 라인을 OV로 함으로써, 비트 단위의 소거 동작을 실행할 수 있다.
또한, 칩 또는 섹터 내의 메모리 셀을 일괄하여 소거하는 경우에 있어서도, 소거 대상이 아닌 워드 라인을 6V로 함으로써, 마찬가지로 페이지 단위의 소거가 가능하다.
이상에서 설명한 소거 동작에서는 블록 단위 또는 칩 일괄, 비트 단위의 소거가 가능하고, 고속의 소거 동작을 실현될 수 있는 등의 유리한 효과를 가지고 있다.
도 15 내지 도 17에는 확산층과 워드 라인에 대한 레이아웃도를 나타내고 있다. 또한, 제어 게이트층은 행방향으로 인접하는 메모리 셀 사이에 공유함으로써, 제어 라인인 워드 라인을 구성하고, 도중의 사선 부분은 한 쌍의 확산층 사이에 낀 메모리 셀의 채널 영역을 나타낸다.
도 15는 NAND형 플래시 메모리에 있어서의 레이아웃이다. 확산층(D11, D22)은 채널 영역과 교대로 배치되고, 2개가 한 쌍의 워드 라인(WL11 및 WL21, WL12 및 WL22, 등)과 교차하여 배치된다. 한 쌍의 워드 라인과 그 양측의 소스 단자(S) 및 드레인 단자(D)로 메모리 셀이 구성되고, 메모리 셀이 직렬로 접속되어 배치되어 있다. 확산층(D12, D22)의 양단에는 각각 확산층(D11, D21) 및 확산층(D13, D23)이 접속되어 있다. 확산층(D11, D21)에는 소스 라인과의 접속용 컨택(SL)이 형성되고, 확산층(D13, D23)에는 비트 라인과의 접속용 컨택(BL1, BL2)이 형성된다. 한 쌍의 워드 라인(WL11 및 WL21, WL12 및 WL22 등)은 서로 인접하여 평행하게 배치됨과 동시에, 한 쌍의 워드 라인 간에도 평행하게 배치되어 있다. 또한, 동일한 비트 라인에 접속되는 메모리 셀의 그룹에 대해서는 메모리 셀마다 다른 워드 라인의 쌍가 접속된다.
도 16은 NOR형 플래시 메모리의 레이아웃이다. 확산층(D1, D2)은 채널 영역과 교대로 배치되고, 2개가 한 쌍인 워드 라인(WL11, WL21, WL12 및 WL22 등)과 교차하여 배치된다. 한 쌍의 워드 라인 사이에는 인출 라인과의 접속용 컨택(L1, L2 및 L3, L4)이 교대로 형성되어 있다. 교대로 형성되는 컨택은 컨택 마다 인출 라인에 접속되어 있다. 한 쌍의 워드 라인과 그 양측의 컨택을 포함하여 메모리 셀이 구성된다. 한 쌍의 워드 라인(WL11 및 WL21, WL12 및 WL22 등)은 서로 인접하여 평행하게 배치됨과 동시에, 한 쌍의 워드 라인 간에도 평행하게 배치되어 있다. 또한, 동일한 비트 라인에 접속되는 메모리 셀 그룹에 대해서는 메모리 셀 마다 다른 워드 라인 쌍이 접속되어 있다.
한 쌍의 워드 라인이 인접하여 평행하게 배치되고, 동일한 비트 라인이나 동일한 인출 라인에 접속되는 메모리 셀 그룹을 구성하는 확산층과 교차하고 있으므로, 메모리 셀 그룹 마다, 한 쌍의 워드 라인에 의해 선택되는 메모리 셀은 1개로 한정된다. 따라서, 비선택의 메모리 셀이 동시에 바이어스되지 않고, 비선택 메모리 셀로부터 잘못 판독하거나, 비선택 메모리 셀의 디스터브 현상이 발생하는 등의 염려가 없다.
또한, 도 17에 도시하는 바와 같이, 인접하여 평행하게 배치되어 있는 한 쌍의 워드 라인이 확산층과 교차하는 경우에 있어서, 워드 라인의 배선 방향과 평행하게 메모리 셀이 형성되는 구성으로 할 수도 있다. 즉, 워드 라인(WL11 내지 WL22)이 인출 라인(L1 내지 L3)에 직교하여 배선된다. 인접하는 인출 라인(L1 및 L2 또는 L2 및 L3)의 사이에 있는 채널 영역에 있어서, 제어 게이트층이 채널 길이 방향을 따라 인접하는 인출 라인을 연결하는 장방형 영역을 형성하고, 채널 폭을 가르도록 1열로 형성된다. 인접하는 한 쌍의 인출 라인과 인출 라인 사이의 한 쌍의 제어 게이트층으로 메모리 셀이 형성된다. 채널 길이 방향으로 배치되는 2개의 제어 게이트층 아래의 각각에서, 전하 축적층에의 전하의 유무가 제어되고, 채널 경로의 형성이 제어된다. 각 채널 전류의 경로로서 판독시의 채널 경로가 2 경로 형성되는 경우에, 1 경로 형성되는 경우 및 형성되지 않는 경우로 가변할 수 있다. 판독 시의 전류량을 가변할 수 있어서 다수 값 저장이 실현된다.
이 경우, 인출 라인(L1 내지 L3)을 워드 라인에 직교하는 방향으로 연속되는 복수의 메모리 셀 사이에서 공유하는 확산층(이것을 매립 확산층이라고 정의한다) 으로 함으로써, 소스/비트 라인으로서 인출할 수 있다.
도 18에는 실시 형태의 메모리 셀의 평면 구조 및 AA/BB 단면 구조를 나타내고, 도 19 내지 도 21에는 그 제조 공정을 나타낸다.
도 18은 메모리 셀의 레이아웃도이다. 트랜지스터 영역(31)은 복수의 메모리 셀이 전개된 메모리 셀 어레이이고, 필드 산화막(16B)을 퇴적하지 않는 영역으로서, 메모리 셀을 형성하는 한 쌍의 확산층(13A, 13B) 및 그 사이의 채널 영역이 형성되는 영역이다. 1쌍의 확산층(13A, 13B)에 있어서의 AA 방향의 양단 변에는 단 변에 따라 ONO막과 그 위에 형성되는 제어 게이트층(21A, 21B, 21B_, 21A+)이 배치되어 있다. 대향하는 확산층(13A, 13B)에 끼워진 채널 영역 상에 배치되는 제어 게이트층(21A, 21B)이 주목하고 있는 메모리 셀의 제어 게이트층이다. 제어 게이트층(21A, 21B)은 트랜지스터 영역(31)을 넘어 한 방향으로 연장되어 있다. 확산층(13A, 13B)의 바깥쪽 단변을 따라 배치되어 있는 제어 게이트층(21B_, 21A+)은 인접하는 미도시한 메모리 셀의 제어 게이트층이다. 메모리 셀이 확산층을 공유하여 도 18 중의 AA 방향으로 다수 반복하여 배치되는 경우이다. 제어 게이트층(21B_, 21A+)은 트랜지스터 영역(31)을 넘어서, 제어 게이트층(21A, 21B)과는 역방향으로 연장되어 있다.
트랜지스터 영역(31)을 넘어서 연장되어 있는 제어 게이트층(21A, 21B, 21 B_, 21A+)은 복수의 메모리 셀이 전개된 메모리 셀 어레이의 단부 부분에서 확산층(13A, 13B)을 둘러싸도록 굴곡되어 있다. 굴곡된 부분에는 워드 라인과의 배선 인출 기부(22A, 22B, 22B_, 22A+)가 접속되어 있다. 배선 인출 기부 간의 간격은 F, 배선 인출 기부의 폭은 1.5 F, 배선 인출 기부의 단변으로부터 제어 게이트층의 단 변까지의 여유는 F/4로 구성할 수 있다.
도 18에서는, 아울러 AA 단면도 및 BB 단면도를 도시하고 있다. AA 단면도에 있어서, 제어 게이트층(21A, 21B)은 대향면이 곡면을 이루는, 이른바 측벽 구조로 구성되어 있다. 제어 게이트층(21A, 21B) 하에는 제1 절연층(1, 5), 전하 축적층(17) 및 제2 절연층(19)의 적층 구조인 ONO막이 퇴적되어 있다. 제1 절연층(15)은 확산층(13A, 13B) 상에도 형성되어 있다.
BB 단면도에 있어서, 트랜지스터 영역(31)의 외부에는 필드 산화막(16B)이 형성되어 있다. 메모리 셀에 있어서의 채널 영역 상의 제어 게이트층(21B)과 ONO막이, 연장되어 굴곡된 부분 위에 배선 인출 기부(22B)가 적층되어 있다. 제어 게이트층(21B)과 배선 인출 기부(22B)는, 동일한 조성의 재질이기 때문에, 적층함으로써 오믹 컨택을 취할 수 있다.
다음으로 실시 형태의 메모리 셀에 대한 제조 공정의 개략을 나타낸다. 도 19(a)에 있어서, 기판(11) 상에 산화막(41)과 질화막(43)을 적층한 후에, 트랜지스터 영역(31) 이외의 영역에 있는 질화막(43)을 제거한다. 남겨진 질화막(43)을 마스크로 하여, 기판 상에 필드 산화막(16)을 형성한다(b). 이에 의해, 기판 표면상의 소자 분리가 이루어진다. 질화막(43) 및 산화막(41)을 제거(c)한 후에, 전면에 열 산화에 의해 게이트 산화막(제1 절연층)(15)을 형성하고(d), 또한, 그 위에 질화막(44)를 퇴적한다(e). 질화막(44)은 채널 영역 상에 형성되는 제어 게이트층(21)의 측벽 구조를 형성할 때의 이방성 에칭의 마스크층이다.
도 20으로 넘어가서 설명하면, 질화막(44) 상에 도포된 레지스터(45)를 노광, 제거함으로써, 확산층이 형성되는 부분과 제어 게이트층의 인출 부분의 레지스터(45)를 남기고, 레지스터(45)를 마스크로 하여 질화막(44)을 에칭한다(f). 확산층 간의 채널 영역의 폭은 1.5F로 구성된다. 확산층의 폭은 F이다. 이때, 제어 게이트층의 인출 부분은 트랜지스터 영역(31)을 넘어서 워드 라인의 배선 방향으로 연장된 부분이다. 질화막(44)은 확산층이 형성되는 트랜지스터 영역(31)과, 그 바깥쪽이며, 필드 산화막이 형성되어 있는 영역까지 연장되어 남겨진다.
레지스터(45)의 제거 후(g), ONO막의 상위 2층을 전면에 걸쳐서 순차적으로 적층한다. 즉, 질화막(전하 축적층)(17) 및 산화막(제2 절연막)(19)이다. 또한 그 위에 제어 게이트층을 구성하는 다결정 실리콘층 등의 도전성 물질막(제어 게이트층)(21)을 적층한다(h).
다음으로 이방성 에칭을 실시하고, 기판 상단면에 적층되어 있는 도전성 ㅁ물질막제어 게이트층)(21) 및 ONO막의 상위 2층(산화막(제2 절연막)(19), 질화막(전하 축적층)(17))을 에칭한다(i). 이에 따라, 마스크층인 질화막(44)의 측벽에 적층되어 있는 ONO막의 상위 2층 및 제어 게이트층(21)을 측벽 구조로서 형성시킬 수 있다. 측벽 구조는 트랜지스터 영역(31) 내의 채널 영역이 되는 부분에 대향하여 형성되는 동시에, 트랜지스터 영역(31)의 바깥쪽에 있는 질화막(44)의 측벽에도 동일하게 형성된다.
도 21은 공정(i) 이후의 평면 구조이다. 마스크층인 질화막(44)의 외주 측벽에 전하 축적층(17), 제2 절연층(19) 및 제어 게이트층(21)이 측벽 구조를 이루어 형성된다.
도 22에 도시하는 바와 같이, 질화막(44)을 제거하여, 이온 주입 등에 의해 확산층(13A, 13B)을 형성하는 동시에, 질화막(44)의 외주를 둘러싸고 형성되어 있는 측벽 구조를 확산층(13A, 13B)에 있어서의 좌우 단변 마다 분리하여, 제어 게이트층(21A, 21B, 21B_, 21A+)을 형성한다. 이때, 각 제어 게이트층의 분리는 트랜지스터 영역(31)의 밖에서 이루어지고, 분리된 각 제어 게이트층(21A, 21B, 21B_, 21A+)의 단부가 확산층(13A, 13B)을 둘러싸도록 형성되는 것이 바람직하다. 이에 따라, 트랜지스터 영역(31)의 외부에서, 측벽 구조를 가진 제어 게이트층(21A, 21B, 21B_, 21A+)이 바깥쪽을 향하여 형성되게 되고, 제어 게이트층(21A, 21B, 21B_, 21A+)을 워드 라인으로 하여 인출할 때의 배선 인출 기부(22A, 22B, 22 B_, 22A+)와의 접속을 더 확실하게 할 수 있다.
이상의 설명으로부터 알 수 있는 바와 같이 본 실시예에 의하면 전하 축적층(17) 중에서 제어 게이트층(21A, 21B) 마다 고유한 전하 축적 영역(도 1), 또는 개별적으로 구비되어 있는 전하 축적층(17A, 17B)(도 2)에 대해, 전하의 주입/방출을 할 수 있다. 전하 축적층(17)의 고유 영역이나 전하 축적층(17A, 17B) 마다, 전하 유무의 조합에 따른 수의 데이터를 저장할 수 있다. 즉, 2개의 제어 게이트층(21A, 21B)을 갖는 메모리 셀에 대해, 2 비트 데이터의 저장을 실시할 수 있다. 전하의 주입/방출을 실시하여야 할 제어 게이트층(21A, 21B)을 선택함으로써 소정의 비트 데이터를 저장하는 제1 다수 값 저장 동작을 실행할 수 있다.
또한, 제어 게이트층(21A, 21B) 마다 전하를 축적함으로써, 각 제어 게이트 층(21A, 21B) 아래의 전하 축적층(17)의 고유 영역(도 1)이나, 전하 축적층(17A), 17B(도 2) 마다, 전하의 유무에 따라 1 비트 데이터를 저장할 수 있다. 또한, 기입시에 다른 한쪽의 제어 게이트층에 보조 전압을 인가하면 입력된 전하를 가속할 수 있다.
2개의 제어 게이트층(21A, 21B)을 가진 메모리 셀에 대해, 제어 게이트층(21A, 21B) 마다 다른 어드레스에 의한 선택을 함으로써, 각 제어 게이트층(21A, 21B)에 대해, 1 비트 데이터의 저장을 실시할 수 있다. 1개의 메모리 셀에 2개의 어드레스에 의해 식별되고, 2개의 1 비트 데이터를 저장하는 제2 다수 값 저장 동작을 실행할 수 있다.
기록 데이터 값에 따라 제어 게이트층(21A, 21B)에 인가를 필요로 하지 않고, 또한 1회의 기록 동작으로 다수 값 저장을 할 수 있다.
본 실시 형태의 메모리 셀의 기록 동작, 판독 동작, 소거 동작의 각 동작에 있어서, 개시된 주요한 방법에서의 메모리 셀 트랜지스터의 각 전극에 인가되는 전압 조건을 정리하면, 도 23에 나타내는 것과 같이 된다. 이때, 제1 전압 내지 제17 전압은 기록 동작, 판독 동작, 소거 동작에 있어서의, 메모리 셀 트랜지스터의 각 전극에 인가되는 전압의 일례이다.
또한, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지 개량, 변형이 가능하다는 것은 말할 필요도 없다.
예를 들어, 본 실시 형태에서는 메모리 셀에 2개의 제어 게이트층을 구비하 는 경우를 예로 들어 설명을 하였지만, 본 발명은 이것에 한정되는 것은 아니다. 메모리 셀 당 3개 이상의 제어 게이트층을 구비하는 것도 가능하다.
이 경우, 제1 다수 값 저장 동작을 실시하는 경우에는 메모리 셀에 있어서, 확산층에 끼워진 채널 영역 상에 채널 길이 방향 또는 채널 폭 방향에 따라서 1열로 제어 게이트층이 배치되어 있을 필요가 있다. 제어 게이트층에의 바이어스의 인가에 따라 전하의 축적이 이루어지는 전하 축적층의 영역이 채널 영역 상의 채널 길이 방향 또는 채널 폭 방향에 따라서 변화함으로써, 판독 동작에 있어서의 전류량을 변화시킬 필요가 있기 때문이다. 또한, 제1 다수 값 저장 동작에의 기록의 경우, 예를 들어 제어 게이트층이 3개이고, 기록 대상의 어느 하나의 제어 게이트층이“한쪽의 제어 게이트"로서 상기 제1 전압을 인가하고, 기록 비대상인 2개의 제어 게이트층이“다른 한쪽의 제어 게이트"로서 상기 제1 전압보다 낮은 상기 제5 전압을 인가한다.
또한, 제2 다수 값 저장 동작을 실시하는 경우에는 채널 길이 방향을 따라서 2개가 1조(組)로 배치되는 제어 게이트층을 다수개의 조를 구비하는 구성으로 할 필요가 있다. 각 조마다, 어느 한쪽의 제어 게이트층을 보조 게이트로 하고, 전하를 가속하면서 다른 한쪽의 제어 게이트층에의 기록 전압에 따라서, 다른 한쪽의 제어 게이트층 아래의 전하 축적층에 전하의 주입을 실시할 수 있다.
실시 형태에서는 기록 동작 및 소거 동작에 대해, 전하 축적층에 대해 전하를 주입/방출시키는 경우에 대해 설명하였지만, 본 발명은 이것에 한정되는 것은 아니다. 전하 축적층에 핫 홀을 주입하는 기록/소거 방법도 가능하다. 또한, 전하 축적층 확산층 간의, 이른바 대역간 터널 전류에 의한 기록도 가능하다.
또한, 기본 원리인 도 1의 원리 구조를 더욱 발전시켜서, 셀 사이즈를 축소시키는 것도 가능하다. 도 24에 도시된 단면도는 본 발명의 비휘발성 메모리 디바이스에 구비되는 메모리 셀의 발전형의 원리 구조를 나타내고 있다. 이 원리 구조는 확산층(13A, 13B)에 끼워진 채널 영역 상에는 제1 절연층(15), 전하 축적층(17), 제2 절연층(19)이 이러한 순서로 적층되어 있고, 제2 절연층(19) 상에는 채널 길이 방향으로 2개의 제어 게이트층(21A, 21B)이 일부가 겹치게 이격되어 배치되어 있다.
이 원리 구조의 특징은 이산적인 전하의 트랩을 가진 전하 축적층(17)은 도 1의 원리 구조와 마찬가지로 그대로 하고, 2개의 제어 게이트층(21A, 21B)을 일부 겹치게 배치한 점이고, 일부 중복 부분의 사이에는 절연층이 배치된다.
도 1의 원리 구조로 구비되는 갭(G1)을 없앨 수 있고, 일부 겹치게 배치함으로써, 상기 1.5F의 간격을 가지고 한 쌍의 확산층(13A, 13B) 간을 대폭적으로 좁힐 수 있으므로, 셀 사이즈의 축소 뿐만 아니라, 채널 저항을 저감할 수 있는 등 기록 동작이나 판독 동작시의 획기적 특성을 향상시킬 수 있다.
발명의 효과
본 발명에 의하면, 다수 값 저장이 가능한 비휘발성 메모리 셀을 갖는 비휘발성 메모리 디바이스에 있어서, 비휘발성 메모리 셀로서 작은 셀 사이즈이며, 기록시의 소비 전류가 적고, 그리고/또는 고속의 기록 동작이 가능한 메모리 셀을 구비하는 비휘발성 메모리 디바이스 및 그 제조 방법을 제공할 수 있게 된다.

Claims (33)

  1. 메모리 셀들을 갖는 비휘발성 메모리 디바이스로서,
    상기 각 메모리 셀은:
    기판 표면에 배치되고, 소정 길이의 채널 영역에서 서로 떨어져 있는 한 쌍의 확산층과;
    상기 채널 영역 상에 서로 이격되어 형성되는 복수의 제어 게이트층과;
    상기 제어 게이트층과 상기 기판 표면과의 사이에 형성되고,
    상기 제어 게이트층 마다 고유하게 전하가 주입 그리고/또는 방출되는 영역을 갖는 전하 축적층을 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 기판 표면과 상기 전하 축적층의 사이에 형성되는 제1 절연층, 그리고/또는 상기 전하 축적층과 상기 제어 게이트층의 사이에 형성되는 제2 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 전하 축적층은 이산적인 전하 트랩을 갖고, 고유하게 전하가 주입 그리고/또는 방출되는 상기 영역은 구획되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 전하 축적층은 상기 제어 게이트층 마다 서로 이격되어 구비되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 전하 축적층은 도전성 물질에 의해 구성되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  6. 제 1 항에 있어서,
    소정수의 상기 메모리 셀 마다, 동일한 비트 라인에 접속되고,
    상기 복수의 제어 게이트층 각각에 접속되는 복수의 제어 라인은 상기 소정수의 메모리 셀 사이에서는 메모리 셀 마다 별개의 배선으로 하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 메모리 셀의 복수의 제어 게이트층은 상기 메모리 셀에 있어서의 상기 한 쌍의 확산층에 접속되는 비트 라인과 교차하는 방향으로 연속되는 메모리 셀 간에 공유되는 복수의 제어 라인을 구성하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 복수의 제어 라인은 상기 비트 라인과 교차하는 동시에 서로 인접하여 평행하게 배선되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  9. 제 1 항에 있어서,
    상기 복수의 제어 게이트층 각각에 인가되는 제1 전압에 의해, 상기 제어 게이트층 마다 고유하게 전하가 주입 그리고/또는 방출되는 영역을 갖는 상기 전하 축적층에, 전하의 주입 그리고/또는 방출이 이루어지는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  10. 제 9 항에 있어서,
    상기 영역 마다의 전하의 유무의 조합 수에 따라, 상기 메모리 셀에 저장되는 데이터 비트 수가 정해지는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  11. 제 9 항에 있어서,
    상기 메모리 셀로부터의 데이터의 판독은, 상기 복수의 제어 게이트층에 제6 전압을 인가한 후, 상기 한 쌍의 확산층의 사이에 흐르는 전류 값에 따라 이루어지는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  12. 제 1 항에 있어서,
    상기 복수의 제어 게이트층은 상기 한 쌍의 확산층을 연결하는 채널 경로 방향으로 상기 기판 표면을 2개로 가르는 한 쌍의 제어 게이트층을 적어도 한쌍 구비하여 배치됨과 동시에, 상기 제어 게이트층 마다 다른 어드레스가 할당되고,
    상기 다른 어드레스에 의해 선택되는 상기 제어 게이트층에 인가되는 제9 전압에 의해, 상기 제어 게이트층 아래에 고유한 상기 영역에 전하의 주입 또는/ 및 방출이 이루어지고 기록이 실행되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  13. 제 12 항에 있어서,
    상기 제어 게이트층 마다 구비되는 상기 전하 축적층에서의 전하의 유무에 따라, 상기 메모리 셀에 있어서 상기 제어 게이트층 마다 1 비트가 저장되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  14. 제 12 항에 있어서,
    기록시에 상기 선택된 제어 게이트층과 쌍을 이루는 상기 제어 게이트층에는 상기 제9 전압과 비교하여 저전압의 제10 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  15. 제 12 항에 있어서,
    기록시에 상기 선택된 제어 게이트층과 쌍을 이루는 상기 제어 게이트층에 인접하는 상기 확산층으로부터, 전하가 입력되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  16. 제 14 항에 있어서,
    기록시에, 써넣어지는 전하는 상기 제10 전압에 따라, 상기 선택되는 제어 게이트층을 향하여 가속되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  17. 제 12 항에 있어서,
    상기 제어 게이트층 마다 저장되어 있는 데이터의 판독은 상기 선택된 제어 게이트층에 인접하는 상기 확산층을 소스 단자로 한 후, 상기 한 쌍의 제어 게이트층에 제6 전압을 인가하여 실행되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  18. 제 1 항에 있어서,
    상기 전하 축적층의 전하의 주입 그리고/또는 방출은 적어도 상기 메모리 셀에 대해 일괄적으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  19. 제 1 항에 있어서,
    상기 제어 게이트층이 두 개 구비되는 경우,
    상기 제어 게이트층은:
    상기 한 쌍의 확산층이 형성되는 상기 기판 표면의 영역을 포함하는 상기 기판 표면 상에 상기 확산층 마다 한 쌍의 마스크층이 형성된 후에,
    상기 한 쌍의 마스크층을 포함하는 상기 기판 표면 상의 전면에 걸쳐서, 상기 제어 게이트층의 형성 물질인 게이트 퇴적층을 퇴적하고,
    상기 게이트 퇴적층에 대한 이방성 에칭이 실시되고,
    상기 게이트 퇴적층이 상기 한 쌍의 확산층 간의 중간부에서 이격되어, 상기 마스크층의 측벽에 형성되는 측벽 구조로 하여 형성되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  20. 제 19 항에 있어서,
    상기 게이트 퇴적층의 하층에는 상기 한 쌍의 마스크층을 포함하는 상기 기판 표면상의 전면에 걸쳐서, 상기 전하 축적층의 형성 물질인 전하 축적 퇴적층이 더 퇴적되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  21. 제 19 항에 있어서,
    상기 이방성 에칭은 상기 게이트 퇴적층에 추가하여, 상기 전하 축적 퇴적층에 대해 실시되고,
    상기 전하 축적 퇴적층은 상기 한 쌍의 마스크층 간의 중간부에서 이격되어, 상기 제어 게이트층 마다 독립된 상기 전하 축적층으로서 형성되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  22. 제 19 항에 있어서,
    상기 한 쌍의 마스크층은 상기 한 쌍의 확산층이 형성되는 영역과, 이 영역으로부터 상기 메모리 셀의 채널 폭 방향으로 연장된 영역을 마스크하여 형성되고,
    상기 한 쌍의 마스크층의 측벽에 형성되는 측벽 구조의 상기 게이트 퇴적층은 상기 한 쌍의 확산층에 인접하여 상기 제어 게이트층을 구성하는 부분과, 상기 제어 게이트층으로부터의 배선 인출 기부를 구성하는 부분을 남기고, 제거되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  23. 제 22 항에 있어서,
    상기 배선 인출 기부는 상기 제어 게이트층이 상기 메모리 셀의 채널 폭 방향으로 연장되어 인출된 후에, 상기 메모리 셀의 채널 길이 방향으로 굴곡되어 형성되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  24. 제 22 항에 있어서,
    상기 제어 게이트층은 상기 확산층의 양 단부에 형성되고, 각각의 상기 제어 게이트층에 대해 상기 배선 인출 기부가 구비되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  25. 제 1 항에 있어서,
    한쪽의 제어 게이트층을 제1 전압으로 하고, 다른 한쪽의 제어 게이트층을 상기 제1 전압보다 낮은 제2 전압으로 하고, 상기 기판을 상기 제1 전압보다 낮은 제5 전압으로 함으로써, 상기 복수의 제어 게이트층 중에서, 상기 한쪽의 제어 게이트층 하의 상기 전하 축적층에 전하가 주입 그리고/또는 방출되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  26. 제 1 항에 있어서,
    상기 복수의 제어 게이트층을 제1 전압으로 하고, 상기 기판을 상기 제 1 전압보다 낮은 제5 전압으로 함으로써, 상기 복수의 제어 게이트층 하의 각각의 상기 전하 축적층에 전하가 주입 그리고/또는 방출되는 것을 특징으로 하는 비휘발성 메모리 디바이스
  27. 제 1 항에 있어서,
    상기 복수의 제어 게이트층 중에서, 한쪽의 제어 게이트층을 제9 전압으로 하고, 다른 한쪽의 제어 게이트층을 제9 전압보다 낮은 제10 전압으로 하고, 상기 한 쌍의 확산층 중에서, 상기 한쪽의 제어 게이트층에 인접하는 확산층을 제11 전압으로 하고, 상기 다른 한쪽의 제어 게이트에 인접하는 다른 한쪽의 확산층을 상기 제11 전압보다 낮은 제7 전압으로 함으로써, 상기 한쪽 제어 게이트층 하의 상기 전하 축적층에 전하가 주입 그리고/또는 방출되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  28. 제 1 항에 있어서,
    상기 복수의 제어 게이트층을 제6 전압으로 하고, 상기 한 쌍의 확산층 중에서, 한쪽의 확산층을 제8 전압, 다른 한쪽의 확산층을 상기 제8 전압보다 낮은 제7 전압으로 하고, 상기 한 쌍의 확산층 사이에 흐르는 전류의 크기에 따라 판독 동작을 실행하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  29. 제 1 항에 있어서,
    상기 복수의 제어 게이트층을 제6 전압으로 하고, 상기 복수의 제어 게이트층 중에서 한쪽의 제어 게이트층에 인접하는, 상기 한 쌍의 확산층 중에서 한쪽의 확산층을 제8 전압으로 하고, 상기 복수의 제어 게이트층 중에서 다른 한쪽의 제어 게이트에 인접하는, 상기 한 쌍의 확산층 중에서 다른 한쪽의 확산층을 상기 제8 전압보다 낮은 제7 전압으로 하고, 상기 한 쌍의 확산층 사이에 흐르는 전류의 크기에 따라 판독 동작을 실시하는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  30. 제 1 항에 있어서,
    상기 복수의 제어 게이트층을 제12 전압으로 하고, 상기 기판을 상기 제12 전압보다 높은 제14 전압으로 하고, 상기 복수의 제어 게이트층하의 각각의 상기 전하 축적층에 전하가 주입 그리고/또는 방출되는 것을 특징으로 하는 비휘발성 메모리 디바이스
  31. 제 1 항에 있어서,
    상기 복수의 제어 게이트층 중에서, 선택된 한쪽의 제어 게이트층을 제15 전압으로 하고, 비선택의 제어 게이트층을 상기 제15 전압보다 높은 제16 전압으로 하고, 상기 한 쌍의 확산층 또는 상기 기판을 상기 제15 전압보다 높은 제17 전압으로 하여, 상기 선택된 한쪽의 제어 게이트층 아래의 상기 전하 축적층에 전하가 주입 그리고/또는 방출되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  32. 제 1 항에 있어서,
    선택된 상기 메모리 셀에 구비되는 상기 복수의 제어 게이트층을 제15 전압으로 하고, 상기 한 쌍의 확산층 또는 상기 기판을 상기 제 15 전압보다 높은 제17 전압으로 하여, 선택된 상기 메모리 셀에 있어서의 상기 복수의 제어 게이트층 아래의 상기 전하 축적층에 전하가 주입 그리고/또는 방출되는 것을 특징으로 하는 비휘발성 메모리 디바이스.
  33. 한 쌍의 확산층에 끼워지는 기판 표면 상에 서로 이격되어 형성되는 2개의 제어 게이트층과, 상기 제어 게이트층 마다 고유하게 전하가 주입 그리고/또는 방출되는 영역을 갖는 전하 축적층을 포함하여 구성되는 메모리 셀을 갖는 비휘발성 메모리 디바이스 제조 방법으로서,
    상기 한 쌍의 확산층이 형성되는 영역을 포함하는 상기 기판 표면 상에 한 쌍의 마스크층을 형성하는 단계와;
    상기 한 쌍의 마스크층을 포함하는 상기 기판 표면 상의 전면에 걸쳐서, 상기 제어 게이트층의 형성 물질인 게이트 퇴적층을 퇴적하는 단계와; 그리고
    상기 게이트 퇴적층에 대해 이방성 에칭을 실시하고, 상기 게이트 퇴적층을 상기 한 쌍의 마스크층 간의 중간부에서 이격시키고, 상기 게이트 퇴적층을 상기 한 쌍의 마스크층의 측벽에 측벽 구조로서 유지시킴으로써, 상기 2개의 제어 게이트층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 디바이스 제조 방법.
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