JPH0582793A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPH0582793A JPH0582793A JP24066891A JP24066891A JPH0582793A JP H0582793 A JPH0582793 A JP H0582793A JP 24066891 A JP24066891 A JP 24066891A JP 24066891 A JP24066891 A JP 24066891A JP H0582793 A JPH0582793 A JP H0582793A
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- JP
- Japan
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- gate
- memory cell
- sets
- impurity diffusion
- semiconductor memory
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Abstract
(57)【要約】 （修正有）
【構成】 トランジスタによってメモリセルが形成され
た半導体記憶素子１０において、前記トランジスタのゲ
ート電極がフローティングゲート１６ａ、１６ｂの２組
に分割されるとともに、半導体基板１１表面層であって
２組のフローティングゲート１６ａ、１６ｂの間にゲー
ト１４によりチャネル生成領域が形成される半導体記憶
素子。 【効果】 ２組の前記ゲート電極にそれぞれ電圧を独立
的に制御して印加するとともにソース領域及びドレイン
領域が逆に形成されるようにこれら領域に電圧を印加す
ることにより、前記メモリセルを２組のメモリセルのご
とくに独立して制御することができる。従って、全体の
セル面積を縮小することができ、情報の記憶量の増大を
実現させて集積度を向上させることが可能となる。
た半導体記憶素子１０において、前記トランジスタのゲ
ート電極がフローティングゲート１６ａ、１６ｂの２組
に分割されるとともに、半導体基板１１表面層であって
２組のフローティングゲート１６ａ、１６ｂの間にゲー
ト１４によりチャネル生成領域が形成される半導体記憶
素子。 【効果】 ２組の前記ゲート電極にそれぞれ電圧を独立
的に制御して印加するとともにソース領域及びドレイン
領域が逆に形成されるようにこれら領域に電圧を印加す
ることにより、前記メモリセルを２組のメモリセルのご
とくに独立して制御することができる。従って、全体の
セル面積を縮小することができ、情報の記憶量の増大を
実現させて集積度を向上させることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶素子、より詳
細にはトランジスタによってメモリセルが形成された半
導体記憶素子に関する。
細にはトランジスタによってメモリセルが形成された半
導体記憶素子に関する。
【０００２】
【従来の技術】通常のフローティング・ゲート型メモリ
セルが形成された半導体記憶素子を図３に基づいて説明
する。図中３１は半導体基板を示しており、半導体基板
３１の表面領域には素子間分離領域として素子分離酸化
膜３８が形成されており、素子分離酸化膜３８の近傍に
は不純物拡散層３４、３５が形成されている。また、半
導体基板３１の表面上には酸化膜３６が形成され、酸化
膜３６上であって、不純物拡散層３４と不純物拡散層３
５との間にはフローティングゲート３２が積層形成され
ている。また、フローティングゲート３２上には層間絶
縁膜３７が形成されており、この層間絶縁膜３７上にコ
ントロールゲート３３が積層形成されている。
セルが形成された半導体記憶素子を図３に基づいて説明
する。図中３１は半導体基板を示しており、半導体基板
３１の表面領域には素子間分離領域として素子分離酸化
膜３８が形成されており、素子分離酸化膜３８の近傍に
は不純物拡散層３４、３５が形成されている。また、半
導体基板３１の表面上には酸化膜３６が形成され、酸化
膜３６上であって、不純物拡散層３４と不純物拡散層３
５との間にはフローティングゲート３２が積層形成され
ている。また、フローティングゲート３２上には層間絶
縁膜３７が形成されており、この層間絶縁膜３７上にコ
ントロールゲート３３が積層形成されている。
【０００３】このように従来の半導体記憶素子３０は１
つのメモリセルトランジスタに１組のフローティングゲ
ート３２及びコントロールゲート３３が形成されてお
り、コントロールゲート３３と半導体基板３１及び不純
物拡散層３４と不純物拡散層３５との間に高電圧を印加
することにより、不純物拡散層３４あるいは不純物拡散
層３５のフローティングゲート３２側の端部にホットエ
レクトロンを発生させ、フローティングゲート３２に電
子を注入して書き込みを行っている。
つのメモリセルトランジスタに１組のフローティングゲ
ート３２及びコントロールゲート３３が形成されてお
り、コントロールゲート３３と半導体基板３１及び不純
物拡散層３４と不純物拡散層３５との間に高電圧を印加
することにより、不純物拡散層３４あるいは不純物拡散
層３５のフローティングゲート３２側の端部にホットエ
レクトロンを発生させ、フローティングゲート３２に電
子を注入して書き込みを行っている。
【０００４】
【発明が解決しようとする課題】近年、ＩＣの大容量、
高集積化に伴って種々の改良がなされており、情報の記
憶量を大幅に増大させたり、メモリセルの占有面積を大
幅に減らすような要求が高まっている。しかし、メモリ
セルの占有面積の減少には最小加工寸法からの制約があ
り、前記占有面積を減少させて情報の記憶量を大幅に増
大させるには限度があるという課題があった。
高集積化に伴って種々の改良がなされており、情報の記
憶量を大幅に増大させたり、メモリセルの占有面積を大
幅に減らすような要求が高まっている。しかし、メモリ
セルの占有面積の減少には最小加工寸法からの制約があ
り、前記占有面積を減少させて情報の記憶量を大幅に増
大させるには限度があるという課題があった。
【０００５】本発明はこのような課題に鑑み発明された
ものであって、集積度を向上させて単位面積あたりの情
報記憶量の増大を図ることができる半導体記憶素子を提
供することを目的としている。
ものであって、集積度を向上させて単位面積あたりの情
報記憶量の増大を図ることができる半導体記憶素子を提
供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体記憶素子は、トランジスタによっ
てメモリセルが形成された半導体記憶素子において、前
記トランジスタのゲート電極が２組に分割されるととも
に、半導体基板表面層であって２組の前記ゲート電極の
間にチャネル生成領域が形成されていることを特徴と
し、また、上記記載の半導体記憶素子において、半導体
基板表面上方であって一方のゲート電極下方から他方の
ゲート電極下方にかけてチャネル生成用ゲートが形成さ
れることによりチャネル生成領域が形成されていること
を特徴としている。
に本発明に係る半導体記憶素子は、トランジスタによっ
てメモリセルが形成された半導体記憶素子において、前
記トランジスタのゲート電極が２組に分割されるととも
に、半導体基板表面層であって２組の前記ゲート電極の
間にチャネル生成領域が形成されていることを特徴と
し、また、上記記載の半導体記憶素子において、半導体
基板表面上方であって一方のゲート電極下方から他方の
ゲート電極下方にかけてチャネル生成用ゲートが形成さ
れることによりチャネル生成領域が形成されていること
を特徴としている。
【０００７】また、上記記載の半導体記憶素子におい
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されていることを特徴とし
ている。
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されていることを特徴とし
ている。
【０００８】
【作用】上記構成によれば、トランジスタによってメモ
リセルが形成された半導体記憶素子において、前記トラ
ンジスタのゲート電極が２組に分割されるとともに、半
導体基板表面層であって２組の前記ゲート電極の間にチ
ャネル生成領域が形成されているので、２組の前記ゲー
ト電極にそれぞれ電圧を独立的に制御して印加するとと
もにソース領域及びドレイン領域が逆に形成されるよう
にこれら領域に電圧を印加することにより、前記メモリ
セルが２組のメモリセルのごとくに独立して制御される
こととなる。
リセルが形成された半導体記憶素子において、前記トラ
ンジスタのゲート電極が２組に分割されるとともに、半
導体基板表面層であって２組の前記ゲート電極の間にチ
ャネル生成領域が形成されているので、２組の前記ゲー
ト電極にそれぞれ電圧を独立的に制御して印加するとと
もにソース領域及びドレイン領域が逆に形成されるよう
にこれら領域に電圧を印加することにより、前記メモリ
セルが２組のメモリセルのごとくに独立して制御される
こととなる。
【０００９】また、上記記載の半導体記憶素子におい
て、半導体基板表面上方であって一方のゲート電極下方
から他方のゲート電極下方にかけてチャネル生成用ゲー
トが形成されることによりチャネル生成領域が形成され
ている場合には、２組の前記ゲート電極にそれぞれ電圧
を独立的に制御して印加するとともにソース領域及びド
レイン領域が逆に形成されるようにこれら領域に電圧を
印加することにより、前記メモリセルが２組のメモリセ
ルのごとくに独立して制御されることとなる。また、上
記半導体記憶素子をＥＥＰＲＯＭとして用いる際には前
記チャネル生成用ゲートに印加する電圧を制御すること
により、該チャネル生成用ゲートがメモリ消去用の電極
としても用いられる。
て、半導体基板表面上方であって一方のゲート電極下方
から他方のゲート電極下方にかけてチャネル生成用ゲー
トが形成されることによりチャネル生成領域が形成され
ている場合には、２組の前記ゲート電極にそれぞれ電圧
を独立的に制御して印加するとともにソース領域及びド
レイン領域が逆に形成されるようにこれら領域に電圧を
印加することにより、前記メモリセルが２組のメモリセ
ルのごとくに独立して制御されることとなる。また、上
記半導体記憶素子をＥＥＰＲＯＭとして用いる際には前
記チャネル生成用ゲートに印加する電圧を制御すること
により、該チャネル生成用ゲートがメモリ消去用の電極
としても用いられる。
【００１０】さらに、上記記載の半導体記憶素子におい
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されている場合には、２組
の前記ゲート電極にそれぞれ電圧を独立的に制御して印
加するとともにソース領域及びドレイン領域が逆に形成
されるようにこれら領域に電圧を印加することにより、
前記メモリセルが２組のメモリセルのごとくに独立して
制御されることとなり、しかも前記ソースドレイン領域
は共用することができ、２組のメモリセルとしては占有
面積の縮小化が図られ、単位面積あたりの情報の記憶量
の増大が実現される。
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されている場合には、２組
の前記ゲート電極にそれぞれ電圧を独立的に制御して印
加するとともにソース領域及びドレイン領域が逆に形成
されるようにこれら領域に電圧を印加することにより、
前記メモリセルが２組のメモリセルのごとくに独立して
制御されることとなり、しかも前記ソースドレイン領域
は共用することができ、２組のメモリセルとしては占有
面積の縮小化が図られ、単位面積あたりの情報の記憶量
の増大が実現される。
【００１１】
【実施例】以下、本発明に係る半導体記憶素子の実施例
を図面に基づいて説明する。図１（ｄ）はフローティン
グ・ゲート型メモリセルが形成された半導体記憶素子１
０の断面図を示している。図中１１はＰ型の半導体基板
を示しており、半導体基板１１の表面領域には素子間分
離領域として素子分離酸化膜１２が形成されており、素
子分離酸化膜１２の近傍には不純物拡散層１９、２０が
形成されている。また、半導体基板１１の表面上の素子
分離酸化膜１２間にはゲート酸化膜１３が形成され、ゲ
ート酸化膜１３上にはチャネル生成用ゲート１４が積層
形成されており、チャネル生成用ゲート１４上及び側面
には層間絶縁膜１５が形成されている。さらに、不純物
拡散層１９からチャネル生成用ゲート１４上にかけてゲ
ート酸化膜１３及び層間絶縁膜１５を挟んでフローティ
ングゲート１６ａが積層形成されており、不純物拡散層
２０からチャネル生成用ゲート１４上にかけてゲート酸
化膜１３及び層間絶縁膜１５を挟んでフローティングゲ
ート１６ｂが積層形成されている。また、各フローティ
ングゲート１６ａ、１６ｂ上には層間絶縁膜１７が形成
され、層間絶縁膜１７上にはコントロールゲート１８
ａ、１８ｂがそれぞれ積層形成され、さらにコントロー
ルゲート１８ａ、１８ｂ全体を被覆する保護膜２２が形
成されている。
を図面に基づいて説明する。図１（ｄ）はフローティン
グ・ゲート型メモリセルが形成された半導体記憶素子１
０の断面図を示している。図中１１はＰ型の半導体基板
を示しており、半導体基板１１の表面領域には素子間分
離領域として素子分離酸化膜１２が形成されており、素
子分離酸化膜１２の近傍には不純物拡散層１９、２０が
形成されている。また、半導体基板１１の表面上の素子
分離酸化膜１２間にはゲート酸化膜１３が形成され、ゲ
ート酸化膜１３上にはチャネル生成用ゲート１４が積層
形成されており、チャネル生成用ゲート１４上及び側面
には層間絶縁膜１５が形成されている。さらに、不純物
拡散層１９からチャネル生成用ゲート１４上にかけてゲ
ート酸化膜１３及び層間絶縁膜１５を挟んでフローティ
ングゲート１６ａが積層形成されており、不純物拡散層
２０からチャネル生成用ゲート１４上にかけてゲート酸
化膜１３及び層間絶縁膜１５を挟んでフローティングゲ
ート１６ｂが積層形成されている。また、各フローティ
ングゲート１６ａ、１６ｂ上には層間絶縁膜１７が形成
され、層間絶縁膜１７上にはコントロールゲート１８
ａ、１８ｂがそれぞれ積層形成され、さらにコントロー
ルゲート１８ａ、１８ｂ全体を被覆する保護膜２２が形
成されている。
【００１２】以下、このように構成された半導体記憶素
子１０の製造工程を説明する。まず、半導体基板１１表
面を例えば１０００Å程度熱酸化して、半導体基板１１
表面上にSiO2膜を形成し、その上にSi3N4 膜を堆積させ
る。そして素子間分離領域となる部分のSi3N4 膜を除去
した後、熱酸化により素子分離酸化膜１２を形成する。
次に、素子分離酸化膜１２間のSiO2膜及びSi3N4 膜を除
去し、ゲート酸化膜として、９５０℃のドライ酸素酸化
により例えば２００Åのゲート酸化膜１３を形成した
後、メモリセルトランジスタの閾値電圧制御用のイオン
注入を行う。次にチャネル生成用ゲート１４となるポリ
シリコンをＣＶＤ法により約２０００Å積層し、そして
不要のポリシリコンを除去してチャネル生成用ゲート１
４を形成し、さらにその上及び側面に約２００Åの層間
絶縁膜１５を形成する（図１（ａ））。ポリシリコンに
はＰＯＣｌ3 によりリンを熱拡散して低抵抗化してお
く。
子１０の製造工程を説明する。まず、半導体基板１１表
面を例えば１０００Å程度熱酸化して、半導体基板１１
表面上にSiO2膜を形成し、その上にSi3N4 膜を堆積させ
る。そして素子間分離領域となる部分のSi3N4 膜を除去
した後、熱酸化により素子分離酸化膜１２を形成する。
次に、素子分離酸化膜１２間のSiO2膜及びSi3N4 膜を除
去し、ゲート酸化膜として、９５０℃のドライ酸素酸化
により例えば２００Åのゲート酸化膜１３を形成した
後、メモリセルトランジスタの閾値電圧制御用のイオン
注入を行う。次にチャネル生成用ゲート１４となるポリ
シリコンをＣＶＤ法により約２０００Å積層し、そして
不要のポリシリコンを除去してチャネル生成用ゲート１
４を形成し、さらにその上及び側面に約２００Åの層間
絶縁膜１５を形成する（図１（ａ））。ポリシリコンに
はＰＯＣｌ3 によりリンを熱拡散して低抵抗化してお
く。
【００１３】次に、半導体基板１１上のゲート酸化膜１
３及び層間絶縁膜１５の上に約２０００Åのフローティ
ングゲート１６ａ、１６ｂとなるポリシリコン１６を積
層形成した後、１０５０℃の酸素／窒素の希釈酸化によ
り約５００Åの層間絶縁膜１７を形成し、さらにその上
に約２０００Åのコントロールゲート１８ａ、１８ｂと
なるポリシリコン１８を積層形成する（図１（ｂ））。
３及び層間絶縁膜１５の上に約２０００Åのフローティ
ングゲート１６ａ、１６ｂとなるポリシリコン１６を積
層形成した後、１０５０℃の酸素／窒素の希釈酸化によ
り約５００Åの層間絶縁膜１７を形成し、さらにその上
に約２０００Åのコントロールゲート１８ａ、１８ｂと
なるポリシリコン１８を積層形成する（図１（ｂ））。
【００１４】コントロールゲート１８ａ、１８ｂとなる
ポリシリコン１８上にレジスト（図示せず）を塗布して
マスクを形成し、ポリシリコン１８、層間絶縁膜１７及
びフローティングゲート１６ａ、１６ｂとなるポリシリ
コン１６を塩素ガスを用いてＲＩＥによる異方性エッチ
ングで連続してエッチングし、コントロールゲート１８
ａ、１８ｂ及びフローティングゲート１６ａ、１６ｂを
形成する（図１（ｃ））。
ポリシリコン１８上にレジスト（図示せず）を塗布して
マスクを形成し、ポリシリコン１８、層間絶縁膜１７及
びフローティングゲート１６ａ、１６ｂとなるポリシリ
コン１６を塩素ガスを用いてＲＩＥによる異方性エッチ
ングで連続してエッチングし、コントロールゲート１８
ａ、１８ｂ及びフローティングゲート１６ａ、１６ｂを
形成する（図１（ｃ））。
【００１５】その後、コントロールゲート１８ａ、１８
ｂ、フローティングゲート１６ａ、１６ｂ及びチャネル
生成用ゲート１４をマスクとして半導体基板１１にAsを
注入することによってソース領域及びドレイン領域とな
る不純物拡散層１９、２０を形成し、さらに全面的に保
護膜を形成する。
ｂ、フローティングゲート１６ａ、１６ｂ及びチャネル
生成用ゲート１４をマスクとして半導体基板１１にAsを
注入することによってソース領域及びドレイン領域とな
る不純物拡散層１９、２０を形成し、さらに全面的に保
護膜を形成する。
【００１６】以下、このように形成された半導体記憶素
子１０の動作を説明する。まずメモリセルＡへ書き込み
を行う場合について説明すると、チャネル生成用ゲート
１４にチャネル生成用ゲート１４直下の半導体基板１１
表面が反転する程度の低電圧ＶL （通常〜５Ｖ）を印加
するとともに、コントロールゲート１８ａに高電圧ＶPP
（通常１０〜１５Ｖ）を印加する。さらに、メモリセル
Ｂに書き込みがなされていてもチャネルを形成すること
ができる高電圧ＶH （通常５〜１０Ｖ）をコントロール
ゲート１８ｂに印加する。そして、不純物拡散層１９を
ドレインに取って高電圧ＶPPを印加し、不純物拡散層２
０をソースに取り接地する。これにより、チャネル生成
用ゲート１４及びフローティングゲート１６ａ、１６ｂ
のすべての領域にわたってチャネルが形成される。ま
た、不純物拡散層１９とコントロールゲート１８ａとに
印加された高電圧ＶPPによってフローティングゲート１
６ａ直下のチャネルドレイン端にのみホットエレクトロ
ンが発生し、フローティングゲート１６ａにホットエレ
クトロンが注入され、書き込みが行われる。この注入さ
れた電荷により、メモリセルＡは低電圧ＶL でオン状態
とならないように閾値電圧を増大させることとなる。
子１０の動作を説明する。まずメモリセルＡへ書き込み
を行う場合について説明すると、チャネル生成用ゲート
１４にチャネル生成用ゲート１４直下の半導体基板１１
表面が反転する程度の低電圧ＶL （通常〜５Ｖ）を印加
するとともに、コントロールゲート１８ａに高電圧ＶPP
（通常１０〜１５Ｖ）を印加する。さらに、メモリセル
Ｂに書き込みがなされていてもチャネルを形成すること
ができる高電圧ＶH （通常５〜１０Ｖ）をコントロール
ゲート１８ｂに印加する。そして、不純物拡散層１９を
ドレインに取って高電圧ＶPPを印加し、不純物拡散層２
０をソースに取り接地する。これにより、チャネル生成
用ゲート１４及びフローティングゲート１６ａ、１６ｂ
のすべての領域にわたってチャネルが形成される。ま
た、不純物拡散層１９とコントロールゲート１８ａとに
印加された高電圧ＶPPによってフローティングゲート１
６ａ直下のチャネルドレイン端にのみホットエレクトロ
ンが発生し、フローティングゲート１６ａにホットエレ
クトロンが注入され、書き込みが行われる。この注入さ
れた電荷により、メモリセルＡは低電圧ＶL でオン状態
とならないように閾値電圧を増大させることとなる。
【００１７】また、メモリセルＢへ書き込みを行う場
合、チャネル生成用ゲート１４に低電圧ＶL を印加する
とともに、コントロールゲート１８ｂに高電圧ＶPPを印
加し、さらに、コントロールゲート１８ａに高電圧ＶH
を印加する。そして、不純物拡散層２０をドレインに取
って高電圧ＶPPを印加し、不純物拡散層１９をソースに
取り接地する。これにより、チャネル生成用ゲート１４
及びフローティングゲート１６ａ、１６ｂのすべての領
域にわたってチャネルが形成される。また、不純物拡散
層２０とコントロールゲート１８ｂに印加された高電圧
ＶPPによってフローティングゲート１６ｂ直下のチャネ
ルドレイン端にのみホットエレクトロンが発生し、フロ
ーティングゲート１６ｂにホットエレクトロンが注入さ
れ、書き込みが行われる。この注入された電荷により、
メモリセルＢは低電圧ＶL でオン状態とならないように
閾値電圧を増大させることとなる。
合、チャネル生成用ゲート１４に低電圧ＶL を印加する
とともに、コントロールゲート１８ｂに高電圧ＶPPを印
加し、さらに、コントロールゲート１８ａに高電圧ＶH
を印加する。そして、不純物拡散層２０をドレインに取
って高電圧ＶPPを印加し、不純物拡散層１９をソースに
取り接地する。これにより、チャネル生成用ゲート１４
及びフローティングゲート１６ａ、１６ｂのすべての領
域にわたってチャネルが形成される。また、不純物拡散
層２０とコントロールゲート１８ｂに印加された高電圧
ＶPPによってフローティングゲート１６ｂ直下のチャネ
ルドレイン端にのみホットエレクトロンが発生し、フロ
ーティングゲート１６ｂにホットエレクトロンが注入さ
れ、書き込みが行われる。この注入された電荷により、
メモリセルＢは低電圧ＶL でオン状態とならないように
閾値電圧を増大させることとなる。
【００１８】次にメモリセルＡの読み取りを行う場合に
ついて説明する。チャネル生成用ゲート１４、コントロ
ールゲート１８ａ、１８ｂのすべてに低電圧ＶL を印加
すると、合体のメモリセルトランジスタのオン・オフ状
態はメモリセルＡの書き込み状態を反映するのみなら
ず、メモリセルＢの書き込み状態の影響をも受ける。つ
まり、メモリセルＢに書き込みがなされている場合には
コントロールゲート１８ｂに低電圧ＶL を印加してもメ
モリセルＢはオン状態とならない。従って、メモリセル
Ｂの影響をなくすために、コントロールゲート１８ｂに
は高電圧ＶH を印加し、常にメモリセルＢをオン状態に
しておく。すなわち、チャネル生成用ゲート１４及びコ
ントロールゲート１８ａに低電圧ＶL を印加し、コント
ロールゲート１８ｂには高電圧ＶH を印加することによ
り、トランジスタがオン状態となれば、フローティング
ゲート１６ａに電荷がたまっておらず、メモリセルＡは
理論値”０”と読み取られ、トランジスタがオフ状態で
あれば、フローティングゲート１６ａに電荷がたまって
おり、メモリセルＡは理論値”１”と読み取られる。
ついて説明する。チャネル生成用ゲート１４、コントロ
ールゲート１８ａ、１８ｂのすべてに低電圧ＶL を印加
すると、合体のメモリセルトランジスタのオン・オフ状
態はメモリセルＡの書き込み状態を反映するのみなら
ず、メモリセルＢの書き込み状態の影響をも受ける。つ
まり、メモリセルＢに書き込みがなされている場合には
コントロールゲート１８ｂに低電圧ＶL を印加してもメ
モリセルＢはオン状態とならない。従って、メモリセル
Ｂの影響をなくすために、コントロールゲート１８ｂに
は高電圧ＶH を印加し、常にメモリセルＢをオン状態に
しておく。すなわち、チャネル生成用ゲート１４及びコ
ントロールゲート１８ａに低電圧ＶL を印加し、コント
ロールゲート１８ｂには高電圧ＶH を印加することによ
り、トランジスタがオン状態となれば、フローティング
ゲート１６ａに電荷がたまっておらず、メモリセルＡは
理論値”０”と読み取られ、トランジスタがオフ状態で
あれば、フローティングゲート１６ａに電荷がたまって
おり、メモリセルＡは理論値”１”と読み取られる。
【００１９】また、メモリセルＢの読み取りを行う場
合、チャネル生成用ゲート１４及びコントロールゲート
１８ｂに低電圧ＶL を印加し、コントロールゲート１８
ａには高電圧ＶH を印加することにより、トランジスタ
がオン状態となれば、上記した場合と同様にメモリセル
Ｂは理論値”０”と読み取られ、トランジスタがオフ状
態であれば、メモリセルＢは理論値”１”と読み取られ
る。
合、チャネル生成用ゲート１４及びコントロールゲート
１８ｂに低電圧ＶL を印加し、コントロールゲート１８
ａには高電圧ＶH を印加することにより、トランジスタ
がオン状態となれば、上記した場合と同様にメモリセル
Ｂは理論値”０”と読み取られ、トランジスタがオフ状
態であれば、メモリセルＢは理論値”１”と読み取られ
る。
【００２０】次に半導体記憶素子の別の実施例を説明す
る。図２は別の実施例としての半導体記憶素子２５の構
造を示す概略断面図である。図中１１はＰ型の半導体基
板であり、半導体基板１１の表面領域には素子分離酸化
膜１２が形成されており、素子分離酸化膜１２の近傍に
は不純物拡散層１９、２０が形成されている。これら不
純物拡散層１９と不純物拡散層２０との中間位置には、
さらに不純物がドーピングされたチャネル生成領域２１
が形成されている。また、半導体基板１１の表面上であ
って、不純物拡散層１９と不純物拡散層２０との間には
ゲート酸化膜１３が形成されており、ゲート酸化膜１３
上であって不純物拡散層１９とチャネル生成領域２１と
の間、及び不純物拡散層２０とチャネル生成領域２１と
の間にはそれぞれフローティングゲート１６ａ、１６ｂ
が積層形成されている。また、各フローティングゲート
１６ａ、１６ｂ上には層間絶縁膜１７を介在させてコン
トロールゲート１８ａ、１８ｂがそれぞれ積層形成され
ており、さらにコントロールゲート１８ａ、１８ｂ等半
導体基板１１上の全面を覆う保護膜２２が形成されてい
る。
る。図２は別の実施例としての半導体記憶素子２５の構
造を示す概略断面図である。図中１１はＰ型の半導体基
板であり、半導体基板１１の表面領域には素子分離酸化
膜１２が形成されており、素子分離酸化膜１２の近傍に
は不純物拡散層１９、２０が形成されている。これら不
純物拡散層１９と不純物拡散層２０との中間位置には、
さらに不純物がドーピングされたチャネル生成領域２１
が形成されている。また、半導体基板１１の表面上であ
って、不純物拡散層１９と不純物拡散層２０との間には
ゲート酸化膜１３が形成されており、ゲート酸化膜１３
上であって不純物拡散層１９とチャネル生成領域２１と
の間、及び不純物拡散層２０とチャネル生成領域２１と
の間にはそれぞれフローティングゲート１６ａ、１６ｂ
が積層形成されている。また、各フローティングゲート
１６ａ、１６ｂ上には層間絶縁膜１７を介在させてコン
トロールゲート１８ａ、１８ｂがそれぞれ積層形成され
ており、さらにコントロールゲート１８ａ、１８ｂ等半
導体基板１１上の全面を覆う保護膜２２が形成されてい
る。
【００２１】以下、このように形成された半導体記憶素
子２５の動作を説明する。メモリセルＡへ書き込みを行
う場合、不純物拡散層１９をドレインに取り、不純物拡
散層１９及びコントロールゲート１８ａに高電圧ＶPPを
印加するとともに、コントロールゲート１８ｂに、メモ
リセルＢに書き込みがなされていてもチャネルを形成す
ることができる高電圧ＶH を印加し、不純物拡散層２０
をソースに取り接地する。これにより、不純物拡散層１
９と不純物拡散層２０との間のすべての領域にわたって
チャネルが形成される。また、不純物拡散層１９とコン
トロールゲート１８ａに印加された高電圧ＶPPによって
フローティングゲート１６ａ直下のチャネルドレイン端
にのみホットエレクトロンが発生し、フローティングゲ
ート１６ａにホットエレクトロンが注入され、書き込み
が行われる。この注入された電荷により、メモリセルＡ
は低電圧ＶL でオン状態とならないように閾値電圧を増
大させることとなる。
子２５の動作を説明する。メモリセルＡへ書き込みを行
う場合、不純物拡散層１９をドレインに取り、不純物拡
散層１９及びコントロールゲート１８ａに高電圧ＶPPを
印加するとともに、コントロールゲート１８ｂに、メモ
リセルＢに書き込みがなされていてもチャネルを形成す
ることができる高電圧ＶH を印加し、不純物拡散層２０
をソースに取り接地する。これにより、不純物拡散層１
９と不純物拡散層２０との間のすべての領域にわたって
チャネルが形成される。また、不純物拡散層１９とコン
トロールゲート１８ａに印加された高電圧ＶPPによって
フローティングゲート１６ａ直下のチャネルドレイン端
にのみホットエレクトロンが発生し、フローティングゲ
ート１６ａにホットエレクトロンが注入され、書き込み
が行われる。この注入された電荷により、メモリセルＡ
は低電圧ＶL でオン状態とならないように閾値電圧を増
大させることとなる。
【００２２】また、メモリセルＢへ書き込みを行う場
合、不純物拡散層２０をドレインに取り、不純物拡散層
２０及びコントロールゲート１８ｂに高電圧ＶPPを印加
するとともに、コントロールゲート１８ａに高電圧ＶH
を印加し、不純物拡散層１９をソースに取り接地する。
以上の操作により不純物拡散層２０とコントロールゲー
ト１８ｂに印加された高電圧ＶPPによってフローティン
グゲート１６ｂ直下のチャネルドレイン端にのみホット
エレクトロンが発生し、フローティングゲート１６ｂに
ホットエレクトロンが注入され、書き込みが行われる。
この注入された電荷により、メモリセルＢは低電圧ＶL
でオン状態とならないように閾値電圧を増大させること
となる。
合、不純物拡散層２０をドレインに取り、不純物拡散層
２０及びコントロールゲート１８ｂに高電圧ＶPPを印加
するとともに、コントロールゲート１８ａに高電圧ＶH
を印加し、不純物拡散層１９をソースに取り接地する。
以上の操作により不純物拡散層２０とコントロールゲー
ト１８ｂに印加された高電圧ＶPPによってフローティン
グゲート１６ｂ直下のチャネルドレイン端にのみホット
エレクトロンが発生し、フローティングゲート１６ｂに
ホットエレクトロンが注入され、書き込みが行われる。
この注入された電荷により、メモリセルＢは低電圧ＶL
でオン状態とならないように閾値電圧を増大させること
となる。
【００２３】次にメモリセルＡの読み取りを行う場合に
ついて説明する。メモリセルＡの読み取りを行う場合に
はメモリセルＢの影響をなくすために、コントロールゲ
ート１８ｂに高電圧ＶH を印加し、常にメモリセルＢを
オン状態にしておく。そしてコントロールゲート１８ａ
に低電圧ＶL を印加することにより、トランジスタがオ
ン状態となれば、メモリセルＡは理論値”０”と読み取
られ、トランジスタがオフ状態であれば、メモリセルＡ
は理論値”１”と読み取られる。
ついて説明する。メモリセルＡの読み取りを行う場合に
はメモリセルＢの影響をなくすために、コントロールゲ
ート１８ｂに高電圧ＶH を印加し、常にメモリセルＢを
オン状態にしておく。そしてコントロールゲート１８ａ
に低電圧ＶL を印加することにより、トランジスタがオ
ン状態となれば、メモリセルＡは理論値”０”と読み取
られ、トランジスタがオフ状態であれば、メモリセルＡ
は理論値”１”と読み取られる。
【００２４】また、メモリセルＢの読み取りを行う場合
には、コントロールゲート１８ｂに低電圧ＶL を印加
し、コントロールゲート１８ａには高電圧ＶH を印加す
る。この操作により、トランジスタがオン状態となれ
ば、メモリセルＢは理論値”０”と読み取られ、トラン
ジスタがオフ状態であれば、メモリセルＢは理論値”
１”と読み取られる。
には、コントロールゲート１８ｂに低電圧ＶL を印加
し、コントロールゲート１８ａには高電圧ＶH を印加す
る。この操作により、トランジスタがオン状態となれ
ば、メモリセルＢは理論値”０”と読み取られ、トラン
ジスタがオフ状態であれば、メモリセルＢは理論値”
１”と読み取られる。
【００２５】以上説明したように、上記実施例に係る半
導体記憶素子１０、２５によれば、１つのメモリセルト
ランジスタに２組のフローティングゲート１６ａ、１６
ｂ及びコントロールゲート１８ａ、１８ｂが形成されて
いるので、フローティングゲート１６ａ、１６ｂにそれ
ぞれ独立的に電圧を印加するとともに、各不純物拡散層
１９、２０に異なる機能を果たさせることにより、２組
のメモリセルＡ、Ｂをそれぞれ独立して制御することが
できる。従って、１つのメモリセルトランジスタに２つ
の異なる情報を記憶させることができ、単位面積あたり
の情報記憶量の増大を図ることができ、集積度を向上さ
せることが可能となる。
導体記憶素子１０、２５によれば、１つのメモリセルト
ランジスタに２組のフローティングゲート１６ａ、１６
ｂ及びコントロールゲート１８ａ、１８ｂが形成されて
いるので、フローティングゲート１６ａ、１６ｂにそれ
ぞれ独立的に電圧を印加するとともに、各不純物拡散層
１９、２０に異なる機能を果たさせることにより、２組
のメモリセルＡ、Ｂをそれぞれ独立して制御することが
できる。従って、１つのメモリセルトランジスタに２つ
の異なる情報を記憶させることができ、単位面積あたり
の情報記憶量の増大を図ることができ、集積度を向上さ
せることが可能となる。
【００２６】なお上記した実施例において、半導体記憶
素子１０、２５をＥＰＲＯＭあるいはＥＥＰＲＯＭとし
て書き込んだり読み込んだりする場合について説明した
が、たとえば、上記した半導体記憶素子１０を、ＥＥＰ
ＲＯＭとして用いた場合に、チャネル生成用ゲート１４
に印加する電圧を制御することによってゲート１４をメ
モリ消去用の電極として用いることも可能である。
素子１０、２５をＥＰＲＯＭあるいはＥＥＰＲＯＭとし
て書き込んだり読み込んだりする場合について説明した
が、たとえば、上記した半導体記憶素子１０を、ＥＥＰ
ＲＯＭとして用いた場合に、チャネル生成用ゲート１４
に印加する電圧を制御することによってゲート１４をメ
モリ消去用の電極として用いることも可能である。
【００２７】
【発明の効果】以上詳述したように本発明に係る半導体
記憶素子は、トランジスタによってメモリセルが形成さ
れた半導体記憶素子において、前記トランジスタのゲー
ト電極が２組に分割されるとともに、半導体基板表面層
であって２組の前記ゲート電極の間にチャネル生成領域
が形成されているので、２組の前記ゲート電極にそれぞ
れ電圧を独立的に制御して印加するとともにソース領域
及びドレイン領域が逆に形成されるようにこれら領域に
電圧を印加することにより、前記メモリセルを２組のメ
モリセルのごとくに独立して制御することができる。
記憶素子は、トランジスタによってメモリセルが形成さ
れた半導体記憶素子において、前記トランジスタのゲー
ト電極が２組に分割されるとともに、半導体基板表面層
であって２組の前記ゲート電極の間にチャネル生成領域
が形成されているので、２組の前記ゲート電極にそれぞ
れ電圧を独立的に制御して印加するとともにソース領域
及びドレイン領域が逆に形成されるようにこれら領域に
電圧を印加することにより、前記メモリセルを２組のメ
モリセルのごとくに独立して制御することができる。
【００２８】また、上記記載の半導体記憶素子におい
て、半導体基板表面上方であって一方のゲート電極下方
から他方のゲート電極下方にかけてチャネル生成用ゲー
トが形成されることによりチャネル生成領域が形成され
ている場合には、２組の前記ゲート電極にそれぞれ電圧
を独立的に制御して印加するとともにソース領域及びド
レイン領域が逆に形成されるようにこれら領域に電圧を
印加することにより、前記メモリセルを２組のメモリセ
ルのごとくに独立して制御することができる。また、上
記半導体記憶素子をＥＥＰＲＯＭとして用いた際にはチ
ャネル生成用ゲートに印加する電圧を制御することがで
きるため、メモリ消去用の電極としても用いることがで
きる。
て、半導体基板表面上方であって一方のゲート電極下方
から他方のゲート電極下方にかけてチャネル生成用ゲー
トが形成されることによりチャネル生成領域が形成され
ている場合には、２組の前記ゲート電極にそれぞれ電圧
を独立的に制御して印加するとともにソース領域及びド
レイン領域が逆に形成されるようにこれら領域に電圧を
印加することにより、前記メモリセルを２組のメモリセ
ルのごとくに独立して制御することができる。また、上
記半導体記憶素子をＥＥＰＲＯＭとして用いた際にはチ
ャネル生成用ゲートに印加する電圧を制御することがで
きるため、メモリ消去用の電極としても用いることがで
きる。
【００２９】さらに、上記記載の半導体記憶素子におい
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されている場合には、２組
の前記ゲート電極にそれぞれ電圧を独立的に制御して印
加するとともにソース領域及びドレイン領域が逆に形成
されるようにこれら領域に電圧を印加することにより、
前記メモリセルを２組のメモリセルのごとくに独立して
制御することができる。従って、全体のセル面積を縮小
することができ、情報の記憶量の増大を実現させて集積
度を向上させることが可能となる。
て、半導体基板表面層であって一方のゲート電極下方か
ら他方のゲート電極下方にかけて不純物がドーピングさ
れたチャネル生成領域が形成されている場合には、２組
の前記ゲート電極にそれぞれ電圧を独立的に制御して印
加するとともにソース領域及びドレイン領域が逆に形成
されるようにこれら領域に電圧を印加することにより、
前記メモリセルを２組のメモリセルのごとくに独立して
制御することができる。従って、全体のセル面積を縮小
することができ、情報の記憶量の増大を実現させて集積
度を向上させることが可能となる。
【図１】（ａ）〜（ｄ）は本発明に係る半導体記憶素子
の一実施例の製造工程を示す模式的断面図である。
の一実施例の製造工程を示す模式的断面図である。
【図２】本発明に係る半導体記憶素子の別の実施例を示
す模式的断面図である。
す模式的断面図である。
【図３】従来の半導体記憶素子を示す模式的断面図であ
る。
る。
１０、２５ 半導体記憶素子 １１ 半導体基板 １４ チャネル生成用ゲート １６ａ、１６ｂ フローティングゲート １８ａ、１８ｂ コントロールゲート ２１ チャネル生成領域
Claims (3)
- 【請求項１】 トランジスタによってメモリセルが形成
された半導体記憶素子において、前記トランジスタのゲ
ート電極が２組に分割されるとともに、半導体基板表面
層であって２組の前記ゲート電極の間にチャネル生成領
域が形成されていることを特徴とする半導体記憶素子。 - 【請求項２】 半導体基板表面上方であって一方のゲー
ト電極下方から他方のゲート電極下方にかけてチャネル
生成用ゲートが形成されることによりチャネル生成領域
が形成されている請求項１記載の半導体記憶素子。 - 【請求項３】 半導体基板表面層であって一方のゲート
電極下方から他方のゲート電極下方にかけて不純物がド
ーピングされたチャネル生成領域が形成されている請求
項１記載の半導体記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24066891A JPH0582793A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24066891A JPH0582793A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582793A true JPH0582793A (ja) | 1993-04-02 |
Family
ID=17062929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24066891A Pending JPH0582793A (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582793A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507326B2 (en) | 1996-07-10 | 2003-01-14 | Nikon Corporation | Color-projection apparatus operable to project a high-contrast image with minimal change in the state or phase of polarization of light flux |
| JP2003031700A (ja) * | 2001-07-12 | 2003-01-31 | Sony Corp | 不揮発性半導体記憶装置、その動作方法および製造方法 |
| WO2006059361A1 (ja) * | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
| KR100912517B1 (ko) * | 2007-06-29 | 2009-08-18 | 스펜션 엘엘씨 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
-
1991
- 1991-09-20 JP JP24066891A patent/JPH0582793A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507326B2 (en) | 1996-07-10 | 2003-01-14 | Nikon Corporation | Color-projection apparatus operable to project a high-contrast image with minimal change in the state or phase of polarization of light flux |
| JP2003031700A (ja) * | 2001-07-12 | 2003-01-31 | Sony Corp | 不揮発性半導体記憶装置、その動作方法および製造方法 |
| WO2006059361A1 (ja) * | 2004-11-30 | 2006-06-08 | Spansion Llc | 不揮発性記憶装置、およびその製造方法 |
| GB2436234A (en) * | 2004-11-30 | 2007-09-19 | Spansion Llc | Nonvolatile storage and its manufacturing method |
| US7307879B2 (en) | 2004-11-30 | 2007-12-11 | Spansion Llc | Nonvolatile memory device, and its manufacturing method |
| JPWO2006059361A1 (ja) * | 2004-11-30 | 2008-06-05 | スパンション エルエルシー | 不揮発性記憶装置、およびその製造方法 |
| GB2436234B (en) * | 2004-11-30 | 2010-04-28 | Spansion Llc | Nonvolatile memory device and its manufacturing method |
| JP4794462B2 (ja) * | 2004-11-30 | 2011-10-19 | スパンション エルエルシー | 不揮発性記憶装置、およびその製造方法 |
| KR100912517B1 (ko) * | 2007-06-29 | 2009-08-18 | 스펜션 엘엘씨 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
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