KR100905830B1 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
KR100905830B1
KR100905830B1 KR1020070117210A KR20070117210A KR100905830B1 KR 100905830 B1 KR100905830 B1 KR 100905830B1 KR 1020070117210 A KR1020070117210 A KR 1020070117210A KR 20070117210 A KR20070117210 A KR 20070117210A KR 100905830 B1 KR100905830 B1 KR 100905830B1
Authority
KR
South Korea
Prior art keywords
active region
landing plug
forming
trench
landing
Prior art date
Application number
KR1020070117210A
Other languages
Korean (ko)
Other versions
KR20090050640A (en
Inventor
서대영
김현수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070117210A priority Critical patent/KR100905830B1/en
Publication of KR20090050640A publication Critical patent/KR20090050640A/en
Application granted granted Critical
Publication of KR100905830B1 publication Critical patent/KR100905830B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 중앙의 높이가 가장자리보다 낮은 활성영역을 포함하는 반도체 기판, 활성영역의 중앙에 형성된 제1 랜딩 플러그, 활성영역의 가장자리에 형성된 제2 랜딩 플러그, 제1 및 제2 랜딩 플러그의 사이에 형성된 게이트 라인들, 제1 랜딩 플러그의 상부에 형성된 금속배선, 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소자로 이루어진다.The present invention provides a semiconductor substrate including an active region having a lower center height than an edge, a first landing plug formed at the center of the active region, a second landing plug formed at an edge of the active region, and a first landing plug formed between the first and second landing plugs. The semiconductor device may include formed gate lines, a metal wiring formed on the first landing plug, and a storage node formed on the second landing plug.

DRAM, 스토리지 노드, 금속배선, 비트라인, 트렌치, 저항, 랜딩 플러그 DRAM, Storage Node, Metallization, Bitline, Trench, Resistor, Landing Plug

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method thereof}Semiconductor device and manufacturing method thereof

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 활성영역의 높이를 낮추어 랜딩 플러그의 면적을 넓힘으로써 전기적 저항을 낮출 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same, which can lower electrical resistance by lowering the height of the active region to increase the area of the landing plug.

반도체 소자의 집적도가 증가하면서 반도체 소자를 구성하는 다수개의 소자들(예를 들면, 트랜지스터 및 금속배선)의 크기도 감소하고 있다. 이처럼, 소자들의 크기가 감소함에 따라 전기적 특성이 열화 할 수 있는데, 예를 들면 좁아진 폭에 의해 반도체 소자의 저항이 증가하는 문제가 발생할 수도 있다.As the degree of integration of semiconductor devices increases, the sizes of a plurality of devices (eg, transistors and metal wirings) constituting the semiconductor devices are also decreasing. As such, as the size of devices decreases, electrical characteristics may deteriorate. For example, a problem may occur in that resistance of a semiconductor device increases due to a narrowed width.

이에 대하여, DRAM(Dynamic Random Access Memory) 소자를 예를 들어 설명하면 다음과 같다. DRAM 소자는 반도체 기판의 활성영역 상에 다수개의 게이트 라인(gate line)들을 포함하며, 게이트 라인들 사이에는 랜딩 플러그(landing plug)가 형성되어 상부구조들과 하부구조들(예를 들면, 게이트 라인들)이 전기적으로 연 결된다. 이때, 상부구조는 금속배선들(예를 들면, 비트라인) 및 스토리지 노드(storage node)들이 포함될 수 있다. 특히, 비트라인이나 스토리지 노드 사이의 랜딩 플러그는 전기적으로 저항이 낮아야 하는데, 상술한 바와 같이 반도체 소자의 집적도가 증가함에 따라 저항도 증가할 수 있다. On the other hand, a DRAM (Dynamic Random Access Memory) device will be described as an example. The DRAM device includes a plurality of gate lines on an active region of a semiconductor substrate, and a landing plug is formed between the gate lines to form upper and lower structures (eg, gate lines). Are electrically connected. In this case, the superstructure may include metal wires (eg, bit lines) and storage nodes. In particular, the landing plug between the bit line or the storage node should be electrically low in resistance. As described above, as the integration degree of the semiconductor device increases, the resistance may also increase.

또한, 일반적으로 스토리지 노드와 접하는 랜딩 플러그는 비트라인과 접하는 랜딩 플러그보다 폭(또는 면적)이 좁기 때문에, 랜딩 플러그가 형성될 영역에 홀(hole)을 형성하는 식각 공정이 취약할 수 있다. 즉, 폭이 넓은 홀을 형성하는 식각 공정보다 폭이 좁은 홀을 형성하는 식각 공정이 더 어렵다. 이는, 상술한 바와 같이 반도체 소자의 집적도가 증가함에 따라 식각 공정이 더 어려워질 수 있다. 식각 공정 시, 식각 손상을 발생하면 후속 반도체 소자의 동작시에 누설전류를 유발할 수 있으며, 이는 반도체 소자의 전기적 특성 열화를 초래하여 신뢰도를 낮추는 원인이 될 수도 있다.Further, in general, since the landing plug in contact with the storage node has a smaller width (or area) than the landing plug in contact with the bit line, an etching process of forming a hole in an area in which the landing plug is to be formed may be weak. That is, the etching process of forming a narrow hole is more difficult than the etching process of forming a wide hole. As described above, the etching process may become more difficult as the degree of integration of the semiconductor device is increased. During the etching process, an etching damage may cause leakage current during subsequent operation of the semiconductor device, which may cause deterioration of electrical characteristics of the semiconductor device, thereby lowering reliability.

본 발명이 해결하고자 하는 과제는, 서로 다른 면적의 랜딩 플러그가 형성될 영역의 활성영역에 단차를 발생시켜 콘택 홀(hole) 형성을 위한 식각 공정을 용이하게 할 수 있고, 또한 랜딩 플러그의 저항을 감소시켜 반도체 소자의 전기적 특성을 향상시킬 수 있다.The problem to be solved by the present invention, it is possible to facilitate the etching process for forming a contact hole by generating a step in the active region of the region where the landing plugs of different areas are to be formed, and also to improve the resistance of the landing plug. The electrical characteristics of the semiconductor device may be improved by reducing the reduction.

본 발명의 일 실시예에 따른 반도체 소자는, 중앙의 높이가 가장자리보다 낮은 활성영역을 포함하는 반도체 기판을 포함한다. 활성영역의 상기 중앙에 형성된 제1 랜딩 플러그를 포함한다. 활성영역의 가장자리에 형성된 제2 랜딩 플러그를 포함한다. 제1 및 제2 랜딩 플러그의 사이에 형성된 게이트 라인들을 포함한다. 제1 랜딩 플러그의 상부에 형성된 금속배선을 포함한다. 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소자로 이루어진다. A semiconductor device according to an embodiment of the present invention includes a semiconductor substrate including an active region having a center height lower than an edge. And a first landing plug formed at the center of the active region. And a second landing plug formed at an edge of the active region. And gate lines formed between the first and second landing plugs. It includes a metal wire formed on top of the first landing plug. The semiconductor device may include a storage node formed on the second landing plug.

제1 랜딩 플러그는 제2 랜딩 플러그보다 길게 형성되며, 제1 및 제2 랜딩 플러그 사이의 활성영역에 트렌치가 형성된다. 또한, 게이트 라인은 트렌치의 상부에 형성되며, 반도체 기판의 상부로 돌출된다.The first landing plug is formed longer than the second landing plug, and a trench is formed in an active region between the first and second landing plugs. In addition, the gate line is formed on the upper portion of the trench and protrudes to the upper portion of the semiconductor substrate.

본 발명의 다른 실시예에 따른 반도체 소자는, 활성영역을 포함하는 반도체 기판을 포함한다. 활성 영역의 중앙에 형성된 제 1 리세스부를 포함한다. 제 1 리세스부의 양측에 제 1 리세스부보다 깊게 형성된 제 2 리세스부를 포함한다. 제 1 리세스부 상에 형성된 제 1 랜딩 플러그를 포함한다. 제 2 리세스부에 대하여 제 1 리세스부의 반대쪽에 위치하는 활성 영역상에 형성된 제 2 랜딩 플러그를 포함한다. 활성영역 상부로 돌출되도록 제 2 리세스부에 형성된 리세스 게이트를 포함한다. 제1 랜딩 플러그의 상부에 형성된 금속배선을 포함한다. 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소자로 이루어진다.A semiconductor device according to another embodiment of the present invention includes a semiconductor substrate including an active region. And a first recess formed in the center of the active region. A second recess is formed on both sides of the first recess, and the second recess is deeper than the first recess. And a first landing plug formed on the first recessed portion. And a second landing plug formed on the active area opposite the first recessed portion with respect to the second recessed portion. And a recess gate formed in the second recess to protrude above the active region. It includes a metal wire formed on top of the first landing plug. The semiconductor device may include a storage node formed on the second landing plug.

본 발명에 따른 반도체 소자의 제조 방법은, 활성영역 및 소자 분리 영역이 구획되고, 소자 분리 영역 내에 소자 분리막이 형성된 반도체 기판이 제공된다. 활성영역 내에 제1 트렌치를 형성한다. 제1 트렌치 내의 양측에 제2 트렌치들을 형성한다. 제2 트렌치들의 내부를 채우며, 활성영역의 상부로 돌출된 게이트 라인들을 형성한다. 게이트 라인들의 사이를 제1 층간 절연막으로 채운다. 제1 층간 절연막에 콘택 홀들을 형성한다. 콘택 홀들의 내부에 랜딩 플러그들을 형성한다. 랜딩 플러그들의 상부에 금속배선 또는 스토리지 노드를 형성하는 반도체 소자의 제조 방법으로 이루어진다.In the method for manufacturing a semiconductor device according to the present invention, a semiconductor substrate is provided in which an active region and an element isolation region are partitioned, and an element isolation film is formed in the element isolation region. A first trench is formed in the active region. Form second trenches on both sides in the first trench. Filling the inside of the second trenches, the gate lines protruding above the active region are formed. The first interlayer insulating film is filled between the gate lines. Contact holes are formed in the first interlayer insulating film. Landing plugs are formed inside the contact holes. A semiconductor device manufacturing method of forming a metal wiring or a storage node on top of the landing plugs.

제1 트렌치는 제2 트렌치보다 얕고 활성영역의 상부보다 깊게 형성한다. 또한, 제1 트렌치는 게이트 라인들이 형성될 영역을 포함하는 폭으로 형성하며 활성영역의 폭보다 좁게 형성한다. The first trench is formed shallower than the second trench and deeper than the top of the active region. In addition, the first trench is formed to have a width including a region where the gate lines are to be formed and is formed to be smaller than the width of the active region.

게이트 라인들을 형성하는 단계는, 제1 및 제2 트렌치를 포함한 반도체 기판의 상부에 게이트 산화막, 게이트 도전막 및 하드 마스크 패턴을 순차적으로 적층한다. 하드 마스크 패턴에 따라 식각 공정을 실시하여 게이트 도전막 및 게이트 산화막을 패터닝하는 단계를 포함한다. In the forming of the gate lines, a gate oxide film, a gate conductive film, and a hard mask pattern are sequentially stacked on the semiconductor substrate including the first and second trenches. Patterning the gate conductive layer and the gate oxide layer by performing an etching process according to the hard mask pattern.

게이트 라인들의 측벽에 스페이서를 형성하는 단계를 더 포함하며, 제1 트렌치의 상부에 형성된 콘택 홀은 제1 및 제2 트렌치를 제외한 활성영역의 상부에 형성된 콘택 홀보다 넓다. Forming a spacer on sidewalls of the gate lines, wherein the contact hole formed in the upper portion of the first trench is wider than the contact hole formed in the upper portion of the active region except for the first and second trenches.

제1 트렌치의 상부에 형성된 랜딩 플러그의 상부에는 금속배선을 형성하고, 제1 및 제2 트렌치를 제외한 활성영역의 상부에 형성된 랜딩 플러그의 상부에는 스토리지 노드를 형성한다. A metal wiring is formed on the top of the landing plug formed on the first trench, and a storage node is formed on the top of the landing plug formed on the active area except for the first and second trenches.

본 발명은, 서로 다른 면적의 랜딩 플러그가 형성될 영역의 활성영역에 단차를 발생시켜 콘택 홀(hole) 형성을 위한 식각 공정을 용이하게 할 수 있고, 또한 랜딩 플러그의 저항을 감소시키고 누설전류의 발생을 억제할 수 있으므로 반도체 소자의 전기적 특성을 향상시킬 수 있다.The present invention can facilitate an etching process for forming a contact hole by generating a step in an active region of a region where landing plugs of different areas are to be formed, and also reduce the resistance of the landing plug and reduce leakage current. Since generation can be suppressed, the electrical characteristics of a semiconductor element can be improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 및 그의 제조 방법을 설명 하기 위한 단면도이고, 도 2a 및 도 2b는 본 발명에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 평면도이다. 이때, 도 1a 내지 도 1h는 도 2a 및 도 2b에서 A-A'방향에 대응하는 단면도이다.1A to 1H are cross-sectional views illustrating a semiconductor device and a manufacturing method thereof according to the present invention, and FIGS. 2A and 2B are plan views illustrating a semiconductor device and a manufacturing method thereof according to the present invention. 1A to 1H are cross-sectional views corresponding to the AA ′ directions in FIGS. 2A and 2B.

도 1a를 참조하면, 반도체 소자 중에서 DRAM(Dynamic Random Access Memory) 소자를 예를 들어 설명하면 다음과 같다. 반도체 기판(100) 상에 식각 공정을 실시하여 트렌치(101)를 형성하고, 트렌치(101)의 내부를 소자 분리막(102)으로 채운다. 소자 분리막(102)은 산화막으로 형성할 수 있으며, 소자 분리막(102)을 형성함으로써 활성영역과 소자 분리 영역이 구획된다. 이때, 도면에는 도시되지 않았지만, 소자 분리막(102)을 형성하기 이전에 반도체 기판(100)의 활성영역에 접합영역(junction)을 형성할 수도 있다.Referring to FIG. 1A, a DRAM (Dynamic Random Access Memory) device is described as an example. An etching process is performed on the semiconductor substrate 100 to form the trench 101, and the inside of the trench 101 is filled with the device isolation layer 102. The device isolation layer 102 may be formed of an oxide film, and the active region and the device isolation region are partitioned by forming the device isolation layer 102. Although not shown in the drawings, a junction region may be formed in the active region of the semiconductor substrate 100 before the device isolation layer 102 is formed.

도 1b 및 도 2a를 참조하면, 반도체 기판(100) 및 소자 분리막(102)의 상부에 비트라인 콘택(bitline contact) 영역(BC)이 개방된 제1 포토레지스트 패턴(104)을 형성한다. 이어서, 제1 포토레지스트 패턴(104)에 따라 식각 공정을 실시하여 노출된 반도체 기판(100)의 높이를 낮추어 제1 트렌치(105)를 형성한다. 제1 트렌치(105)의 깊이(D)는 반도체 소자에 따라 다르게 조절할 수 있으며, 바람직하게는 후속 형성할 제2 트렌치(도 1c의 107)의 깊이가 제1 트렌치(105)의 깊이(D)보다 깊도록 형성한다. 이때, 소자 분리막(102)보다 반도체 기판(100)에 대한 식각 선택비가 높은 식각 공정을 실시하여, 소자 분리막(102)을 제외한 반도체 기판(100; 노출된 활성영역)에 제1 트렌치(105)을 형성한다.1B and 2A, a first photoresist pattern 104 having an open bitline contact region BC is formed on the semiconductor substrate 100 and the device isolation layer 102. Subsequently, an etching process is performed on the first photoresist pattern 104 to lower the height of the exposed semiconductor substrate 100 to form the first trench 105. The depth D of the first trench 105 may be adjusted differently according to the semiconductor device. Preferably, the depth D of the first trench 105 is greater than the depth of the second trench 107 of FIG. 1C. Form deeper. In this case, an etching process having a higher etching selectivity with respect to the semiconductor substrate 100 is performed than the device isolation layer 102, so that the first trench 105 may be formed in the exposed semiconductor region 100 except for the device isolation layer 102. Form.

한편, 활성영역 중 비트라인 콘택 영역(BC) 이외의 영역은 스토리지 노드 콘 택(storage node contact) 영역(SNC)이 된다. 즉, 비트라인 콘택 영역(BC)에는 후속 비트라인과 전기적으로 연결되는 제1 랜딩 플러그가 형성되고, 스토리지 노드 콘택 영역(SNC)에는 후속 스토리지 노드와 전기적으로 연결되는 제2 랜딩 플러그가 형성된다. 이에 대한 구체적인 설명은 후술(도 1f 참조)하기로 한다.Meanwhile, an area other than the bit line contact area BC of the active area is a storage node contact area SNC. That is, a first landing plug electrically connected to a subsequent bit line is formed in the bit line contact region BC, and a second landing plug electrically connected to a subsequent storage node is formed in the storage node contact region SNC. Detailed description thereof will be described later (see FIG. 1F).

도 1c 및 도 2b를 참조하면, 제1 포토레지스트 패턴(도 1b의 104)을 제거한다. 이어서, 제1 트렌치를 포함한 반도체 기판(100) 및 소자 분리막(102)의 상부에 게이트 라인이 형성될 영역이 개방된 제2 포토레지스트 패턴(106)을 형성한다. 제2 포토레지스트 패턴(106)에 따라 식각 공정을 실시하여 반도체 기판(100)에 제2 트렌치(107)를 형성한다. 이때, 제2 트렌치(107)는 제1 트렌치(도 1b의 105) 내에 형성하는 것이 바람직하다.1C and 2B, the first photoresist pattern 104 (in FIG. 1B) is removed. Subsequently, a second photoresist pattern 106 may be formed on the semiconductor substrate 100 including the first trenches and the device isolation layer 102. An etching process is performed on the second photoresist pattern 106 to form a second trench 107 in the semiconductor substrate 100. In this case, the second trench 107 is preferably formed in the first trench 105 (FIG. 1B).

도 1d를 참조하면, 제2 포토레지스트 패턴(도 1c의 106)을 제거하고, 제1 및 제2 트렌치(105 및 107)를 포함한 반도체 기판(100)과 소자 분리막(102) 상에 게이트 절연막(108) 및 게이트 라인(110)용 적층막을 형성한다. 게이트 절연막(108)은 산화막으로 형성할 수 있고, 게이트 라인(110)용 적층막은 제2 트렌치(도 1c의 107)의 내부를 완전히 채우도록 형성하는 것이 바람직하다. 게이트 라인(110)용 적층막은 예를 들면, 게이트 도전막 및 하드 마스크 패턴을 순차적으로 적층하여 형성할 수 있다. 이어서, 하드 마스크 패턴에 따라 식각 공정을 실시하여 적층막 및 게이트 절연막(108)을 패터닝하고, 게이트 라인(110)을 형성한다. Referring to FIG. 1D, the second photoresist pattern 106 (refer to FIG. 1C) may be removed, and the gate insulating layer may be formed on the semiconductor substrate 100 including the first and second trenches 105 and 107 and the device isolation layer 102. 108 and a laminated film for the gate line 110 are formed. The gate insulating film 108 may be formed of an oxide film, and the laminated film for the gate line 110 may be formed so as to completely fill the inside of the second trench 107 of FIG. 1C. The laminated film for the gate line 110 may be formed by sequentially laminating a gate conductive film and a hard mask pattern, for example. Subsequently, an etching process is performed according to the hard mask pattern to pattern the laminate and the gate insulating layer 108 to form the gate line 110.

이로써, 반도체 기판(100)의 제2 트렌치(도 1c의 107)를 채우면서 반도체 기판(100)의 상부로 돌출된 게이트 라인(110)들을 형성할 수 있다. 이어서, 게이트 라인(110)들의 사이로 노출된 반도체 기판(100)에 이온주입 공정을 실시하여 접합영역(103)을 형성한다.As a result, the gate lines 110 protruding to the upper portion of the semiconductor substrate 100 may be formed while filling the second trench 107 of FIG. 1C. Next, an ion implantation process is performed on the semiconductor substrate 100 exposed between the gate lines 110 to form a junction region 103.

도 1e를 참조하면, 게이트 라인(110)을 포함한 반도체 기판(100) 및 소자 분리막(102)의 표면을 따라 스페이서(112)용 절연막을 형성한다. 식각 공정을 실시하여 게이트 라인(110)의 측벽에만 절연막을 잔류시켜 스페이서(112)를 형성한다. 이어서, 게이트 라인(110)들의 사이를 제1 층간 절연막(114)으로 채운다. 제1 층간 절연막(114)은 산화막으로 형성할 수 있다.Referring to FIG. 1E, an insulating film for the spacer 112 is formed along the surfaces of the semiconductor substrate 100 including the gate line 110 and the device isolation layer 102. The etching process is performed to form the spacer 112 by leaving an insulating film only on the sidewall of the gate line 110. Next, the first interlayer insulating layer 114 is filled between the gate lines 110. The first interlayer insulating film 114 may be formed of an oxide film.

도 1f를 참조하면, 게이트 라인(110) 및 제1 층간 절연막(114)의 상부에 랜딩 플러그 영역이 개방된 하드마스크 패턴(미도시)를 형성하고, 하드마스크 패턴(미도시)에 따라 식각 공정을 실시하여 반도체 기판(100)의 일부가 드러나도록 제1 콘택 홀(115a) 및 제2 콘택 홀(115b)을 동시에 형성한다.Referring to FIG. 1F, a hard mask pattern (not shown) with a landing plug region open is formed on the gate line 110 and the first interlayer insulating layer 114, and an etching process is performed according to the hard mask pattern (not shown). The first contact hole 115a and the second contact hole 115b are simultaneously formed so that a part of the semiconductor substrate 100 is exposed.

특히, 제1 콘택 홀(115a)의 폭을 제2 콘택 홀(115b)의 폭보다 넓게 형성하는 경우, 제1 콘택 홀(115a)이 형성될 반도체 기판(100)의 높이를 일부 낮추었으므로(도 1b 참조) 식각하는 량이 제2 콘택홀(115b) 영역보다 제1 콘택 홀(115a) 영역이 더 많다. 이에 대하여 구체적으로 설명하면 다음과 같다. In particular, when the width of the first contact hole 115a is wider than the width of the second contact hole 115b, the height of the semiconductor substrate 100 on which the first contact hole 115a is to be formed is partially lowered (FIG. 1b) the amount of etching is greater in the area of the first contact hole 115a than in the area of the second contact hole 115b. This will be described in detail below.

콘택 홀을 형성하기 위한 식각 공정 시, 좁은 폭(또는, 좁은 면적)의 콘택 홀보다 넓은 폭(또는, 넓은 면적)의 콘택 홀을 형성하기가 더 용이하다. 즉, 식각 가스(또는, 식각 액)에 반응하는 면적이 넓을수록 식각 속도가 빠르기 때문에, 좁은 폭의 콘택 홀이 형성되기 이전에 넓은 폭의 콘택 홀이 먼저 형성될 수 있다.In the etching process for forming the contact hole, it is easier to form a wider (or larger area) contact hole than a narrower (or smaller area) contact hole. That is, the larger the area reacting to the etching gas (or the etching liquid), the faster the etching speed, and therefore, the wider contact hole may be formed first before the narrower contact hole is formed.

이러한 경우, 좁은 폭의 콘택 홀이 완성되기 이전에 식각 공정이 중단될 수 도 있고(식각 불량), 또는 좁은 폭의 콘택 홀을 형성하기 위한 오버 식각 공정을 수행하면 이미 형성된 넓은 폭의 콘택 홀이 손상될 수도 있다(식각 손상).In such a case, the etching process may be stopped before the narrow contact hole is completed (or poor etching), or the over etching process for forming the narrow contact hole may be performed. It may be damaged (etch damage).

따라서, 제1 콘택 홀(115a)을 넓은 콘택 홀이라 하고, 제2 콘택 홀(115b)을 좁은 콘택 홀이라 할 때, 제1 콘택 홀(115a)의 깊이가 제2 콘택 홀(115b)의 깊이보다 깊으면 제1 및 제2 콘택 홀(115a 및 115b)을 동시에 형성할 수 있다. 이로써, 콘택 홀을 형성하기 위한 식각 공정 시, 식각 불량 또는 식각 손상을 방지할 수 있다. Therefore, when the first contact hole 115a is referred to as a wide contact hole and the second contact hole 115b is referred to as a narrow contact hole, the depth of the first contact hole 115a is the depth of the second contact hole 115b. If deeper, the first and second contact holes 115a and 115b may be simultaneously formed. As a result, during the etching process for forming the contact hole, it is possible to prevent the etching failure or the etching damage.

도 1g를 참조하면, 제1 및 제2 콘택 홀(도 1f의 115a 및 115b)의 내부를 도전막(또는 금속막)으로 채워, 제1 및 제2 랜딩 플러그(116a 및 116b)를 형성한다.Referring to FIG. 1G, the first and second contact holes 115a and 115b of FIG. 1F may be filled with a conductive film (or a metal film) to form first and second landing plugs 116a and 116b.

도 1h를 참조하면, 게이트 라인(110), 제1 층간 절연막(114), 제1 및 제2 랜딩 플러그(116a 및 116b)의 상부에 제2 층간 절연막(118)을 형성한다. 이어서, 제1 랜딩 플러그(116a)가 노출되도록 홀(hole)을 형성한 후, 노출된 제1 랜딩 플러그(116a) 및 제2 층간 절연막(118)의 상부에 금속배선(120)용(예를 들면, 비트라인) 금속막을 형성한다. 이어서, 패터닝 공정을 실시하여 제1 랜딩 플러그(116a)의 상부에 금속막 패턴을 잔류시켜 금속배선(120)을 형성한다. 그리고, 금속배선(120) 및 제2 층간 절연막(118)의 상부에 금속배선(120)이 모두 덮이도록 제3 층간 절연막(122)을 형성한다. 이어서, 제2 랜딩 플러그(116b)가 노출되도록 제3 및 제2 층간절연막(122 및 118)에 홀(hole)을 형성하고, 홀(hole)의 내부를 도전막으로 채워 스토리지 노드(124)를 형성한다. Referring to FIG. 1H, a second interlayer insulating layer 118 is formed on the gate line 110, the first interlayer insulating layer 114, and the first and second landing plugs 116a and 116b. Subsequently, a hole is formed to expose the first landing plug 116a, and then a metal wiring 120 is disposed on the exposed first landing plug 116a and the second interlayer insulating layer 118 (for example, For example, a bit line) metal film is formed. Subsequently, a patterning process is performed to form a metal wiring 120 by remaining a metal film pattern on the first landing plug 116a. The third interlayer insulating layer 122 is formed on the metal wiring 120 and the second interlayer insulating layer 118 so that the metal wiring 120 is covered. Subsequently, holes are formed in the third and second interlayer insulating films 122 and 118 so that the second landing plugs 116b are exposed, and the storage node 124 is filled by filling a hole with a conductive film. Form.

이처럼, 반도체 소자의 활성영역에 단차를 형성함으로써, 스토리지 노드와 비트라인 간의 채널(channel) 길이를 증가시킬 수 있으며, 이로 인해 후속 누설전류의 발생을 억제할 수 있으므로 반도체 소자의 전기적 특성을 향상시킬 수 있다. As such, by forming a step in the active region of the semiconductor device, a channel length between the storage node and the bit line may be increased, thereby suppressing the occurrence of subsequent leakage current, thereby improving electrical characteristics of the semiconductor device. Can be.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

도 2a 및 도 2b는 본 발명에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 평면도이다.2A and 2B are plan views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 제1 포토레지스트 패턴 106 : 제2 포토레지스트 패턴104: first photoresist pattern 106: second photoresist pattern

108 : 게이트 절연막 110 : 게이트 라인108: gate insulating film 110: gate line

112 : 스페이서 114 : 제1 층간 절연막112 spacer 114 first interlayer insulating film

116a : 제1 랜딩 플러그 116b : 제2 랜딩 플러그116a: first landing plug 116b: second landing plug

118 : 제2 층간 절연막 120 : 금속배선118: second interlayer insulating film 120: metal wiring

122 : 제3 층간 절연막 124 : 스토리지 노드122: third interlayer insulating film 124: storage node

Claims (12)

중앙의 높이가 가장자리보다 낮은 활성영역을 포함하는 반도체 기판;A semiconductor substrate including an active region having a center height lower than an edge; 상기 활성영역의 상기 중앙에 형성된 제1 랜딩 플러그;A first landing plug formed in the center of the active region; 상기 활성영역의 상기 가장자리에 형성되며, 상기 제1 랜딩 플러그의 폭보다 좁은 폭을 갖는 제2 랜딩 플러그;A second landing plug formed at the edge of the active region and having a width narrower than the width of the first landing plug; 상기 제1 및 제2 랜딩 플러그의 사이에 형성된 게이트 라인들;Gate lines formed between the first and second landing plugs; 상기 제1 랜딩 플러그의 상부에 형성된 금속배선; 및A metal wire formed on an upper portion of the first landing plug; And 상기 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소자.And a storage node formed on the second landing plug. 제 1 항에 있어서,The method of claim 1, 상기 제1 랜딩 플러그는 상기 제2 랜딩 플러그보다 길게 형성된 반도체 소자.The first landing plug is formed to be longer than the second landing plug. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 랜딩 플러그 사이의 상기 활성영역에 트렌치가 형성된 반도체 소자.And a trench formed in the active region between the first and second landing plugs. 제 3 항에 있어서,The method of claim 3, wherein 상기 게이트 라인은 상기 트렌치의 상부에 형성되며, 상기 반도체 기판의 상부로 돌출된 반도체 소자.The gate line is formed on an upper portion of the trench and protrudes above the semiconductor substrate. 활성영역을 포함하는 반도체 기판;A semiconductor substrate including an active region; 상기 활성 영역의 중앙에 형성된 제 1 리세스부;A first recess formed in the center of the active region; 상기 제 1 리세스부의 양측에 상기 제 1 리세스부보다 깊게 형성된 제 2 리세스부;Second recesses formed deeper on both sides of the first recess than the first recess; 상기 제 1 리세스부 상에 형성된 제 1 랜딩 플러그;A first landing plug formed on the first recessed portion; 상기 제 2 리세스부에 대하여 상기 제 1 리세스부의 반대쪽에 위치하는 활성 영역상에 형성되며, 상기 제1 랜딩 플러그의 폭보다 좁은 폭을 갖는 제 2 랜딩 플러그;A second landing plug formed on an active region opposite to the first recessed portion with respect to the second recessed portion, the second landing plug having a width narrower than that of the first landing plug; 상기 활성영역 상부로 돌출되도록 상기 제 2 리세스부에 형성된 리세스 게이트;A recess gate formed in the second recess portion to protrude above the active region; 상기 제1 랜딩 플러그의 상부에 형성된 금속배선; 및A metal wire formed on an upper portion of the first landing plug; And 상기 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소A semiconductor element including a storage node formed on the second landing plug. 자.character. 활성영역 및 소자 분리 영역이 구획되고, 상기 소자 분리 영역 내에 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate in which an active region and a device isolation region are partitioned, and a device isolation layer formed in the device isolation region; 상기 활성영역 내에 제1 트렌치를 형성하는 단계;Forming a first trench in the active region; 상기 제1 트렌치 내의 양측에 제2 트렌치들을 형성하는 단계;Forming second trenches on both sides of the first trench; 상기 제2 트렌치들의 내부를 채우며, 상기 활성영역의 상부로 돌출된 게이트 라인들을 형성하는 단계;Forming gate lines filling the interior of the second trenches and protruding above the active region; 상기 게이트 라인들의 사이를 제1 층간 절연막으로 채우는 단계;Filling a gap between the gate lines with a first interlayer insulating film; 상기 제1 층간 절연막에 콘택 홀들을 형성하되, 상기 제1 트렌치의 상부에 형성하는 콘택 홀은 상기 제1 및 제2 트렌치를 제외한 상기 활성영역의 상부에 형성하는 콘택 홀보다 넓게 형성하는 단계;Forming contact holes in the first interlayer insulating layer, wherein the contact holes formed on the first trenches are wider than the contact holes formed on the active region except for the first and second trenches; 상기 콘택 홀들의 내부에 랜딩 플러그들을 형성하는 단계; 및Forming landing plugs inside the contact holes; And 상기 랜딩 플러그들의 상부에 금속배선 또는 스토리지 노드를 형성하는 반도체 소자의 제조 방법.And forming a metallization or storage node on the landing plugs. 제 6 항에 있어서,The method of claim 6, 상기 제1 트렌치는 상기 제2 트렌치보다 얕고 상기 활성영역의 상부보다 깊게 형성하는 반도체 소자의 제조 방법.And the first trench is shallower than the second trench and deeper than an upper portion of the active region. 제 6 항에 있어서,The method of claim 6, 상기 제1 트렌치는 상기 게이트 라인들이 형성될 영역을 포함하는 폭으로 형 성하며 상기 활성영역의 폭보다 좁게 형성하는 반도체 소자의 제조 방법.And forming the first trench in a width including a region where the gate lines are to be formed and being narrower than the width of the active region. 제 6 항에 있어서, 상기 게이트 라인들을 형성하는 단계는,The method of claim 6, wherein the forming of the gate lines comprises: 상기 제1 및 제2 트렌치를 포함한 상기 반도체 기판의 상부에 게이트 산화막, 게이트 도전막 및 하드 마스크 패턴을 순차적으로 적층하는 단계; 및Sequentially depositing a gate oxide film, a gate conductive film, and a hard mask pattern on the semiconductor substrate including the first and second trenches; And 상기 하드 마스크 패턴에 따라 식각 공정을 실시하여 상기 게이트 도전막 및 상기 게이트 산화막을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법.And etching the gate conductive layer and the gate oxide layer by performing an etching process according to the hard mask pattern. 제 6 항에 있어서,The method of claim 6, 상기 게이트 라인들의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.Forming a spacer on sidewalls of the gate lines. 삭제delete 제 6 항에 있어서,The method of claim 6, 상기 제1 트렌치의 상부에 형성된 랜딩 플러그의 상부에는 상기 금속배선을 형성하고, 상기 제1 및 제2 트렌치를 제외한 상기 활성영역의 상부에 형성된 랜딩 플러그의 상부에는 상기 스토리지 노드를 형성하는 반도체 소자의 제조 방법.Forming a metal wiring on the top of the landing plug formed on the first trench, and forming the storage node on the top of the landing plug formed on the active region except for the first and second trenches. Manufacturing method.
KR1020070117210A 2007-11-16 2007-11-16 Semiconductor device and manufacturing method thereof KR100905830B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070117210A KR100905830B1 (en) 2007-11-16 2007-11-16 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070117210A KR100905830B1 (en) 2007-11-16 2007-11-16 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20090050640A KR20090050640A (en) 2009-05-20
KR100905830B1 true KR100905830B1 (en) 2009-07-02

Family

ID=40859068

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070117210A KR100905830B1 (en) 2007-11-16 2007-11-16 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR100905830B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101094061B1 (en) 2010-12-20 2011-12-15 충북대학교 산학협력단 Semiconductor device and method for fabricating the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101120175B1 (en) * 2010-03-09 2012-02-27 주식회사 하이닉스반도체 Semiconductor device and method of fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060010243A (en) * 2004-07-27 2006-02-02 주식회사 하이닉스반도체 Memory device and fabricating method for the same
KR20070028068A (en) * 2005-09-07 2007-03-12 주식회사 하이닉스반도체 Method of manufacturing semiconductor device
KR20070027951A (en) * 2005-08-30 2007-03-12 주식회사 하이닉스반도체 Semiconductor device and method of manufacturing the same
KR20080018710A (en) * 2006-08-25 2008-02-28 주식회사 하이닉스반도체 Method of manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060010243A (en) * 2004-07-27 2006-02-02 주식회사 하이닉스반도체 Memory device and fabricating method for the same
KR20070027951A (en) * 2005-08-30 2007-03-12 주식회사 하이닉스반도체 Semiconductor device and method of manufacturing the same
KR20070028068A (en) * 2005-09-07 2007-03-12 주식회사 하이닉스반도체 Method of manufacturing semiconductor device
KR20080018710A (en) * 2006-08-25 2008-02-28 주식회사 하이닉스반도체 Method of manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101094061B1 (en) 2010-12-20 2011-12-15 충북대학교 산학협력단 Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
KR20090050640A (en) 2009-05-20

Similar Documents

Publication Publication Date Title
US8093125B2 (en) Manufacturing method of capacitor in semiconductor device
KR101116359B1 (en) Semiconductor device with buried gate and method for manufacturing
US8975173B2 (en) Semiconductor device with buried gate and method for fabricating the same
KR20120086637A (en) Semiconductor device and method for manufacturing the same
US20150214234A1 (en) Semiconductor device and method for fabricating the same
KR20100101750A (en) Method of manufacturing semiconductor device
KR101068302B1 (en) Semiconductor device and method for forming the same
US20080160740A1 (en) Method For Manufacturing Semiconductor Device
KR100905830B1 (en) Semiconductor device and manufacturing method thereof
KR100344835B1 (en) Semiconductor Device and Method for the Same
KR20100111468A (en) Method of manufacturing semiconductor device
JP2013235889A (en) Method of manufacturing semiconductor device
KR101733771B1 (en) Semiconductor device and method for fabricating the same
KR101116287B1 (en) Vertical channel transistor of semiconductor device and method for forming the same
KR100825814B1 (en) Semiconductor device having contact barrier and method of manufacturing the same
KR20060104033A (en) Semiconductor device with recessed active region and method for manufacturing the same
KR100929643B1 (en) Semiconductor element and manufacturing method thereof
KR100935197B1 (en) Method for forming of semiconductor device
KR20090022618A (en) Method for manufacturing semiconductor device
KR100997435B1 (en) Method for manufacturing semiconductor device with saddle type transistor
KR20120034935A (en) Method for fabricating semiconductor device
KR20130022957A (en) Bit line in semiconductor device and method for fabricating the same
KR20040008482A (en) A method for forming a semiconductor device
KR20090081119A (en) Contact plug of semiconductor device and forming method thereof
KR20100048762A (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee