KR100902443B1 - 풀―스윙 메모리 어레이를 판독하는 방법 및 장치 - Google Patents

풀―스윙 메모리 어레이를 판독하는 방법 및 장치 Download PDF

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Abstract

풀-스윙 메모리 어레이를 판독할때 전력을 감소시키는 기술들이 개시되어 있다. 풀-스윙 메모리 어레이는 다수의 로컬 비트 라인들 및 글로벌 비트 라인을 포함한다. 전력 소비를 감소시키기 위하여, 글로벌 비트 라인을 구동시키기 위한 방법은 다수의 3-상태 장치들을 통해 글로벌 비트 라인에 다수의 로컬 비트 라인들을 커플링하는 단계를 포함한다. 본 방법은 다수의 3-상태 장치들중 하나를 인에이블하기 위하여 글로벌 선택 신호를 생성하고 인에이블된 3-상태 장치의 출력을 구동시키기 위하여 대응하는 로컬 비트 라인을 선택하는 단계를 더 포함한다. 이러한 방식으로, 글로벌 비트 라인은 글로벌 비트 라인상에서 판독되는 동일한 값을 가진 비트들의 연속 판독들이 글로벌 비트 라인의 상태를 전환시키지 않도록 정적으로 구동된다.

Description

풀―스윙 메모리 어레이를 판독하는 방법 및 장치{METHODS AND APPARATUS FOR READING A FULL-SWING MEMORY ARRAY}
본 발명은 일반적으로 풀-스윙 메모리 어레이를 판독하는 개선된 기술, 특히 풀-스윙 메모리 어레이의 글로벌 비트 라인을 정적으로 구동하는 유리한 기술들에 관한 것이다.
풀-스윙 메모리 어레이들은 메모리 셀에 저장된 비트들을 판독할때 동적 사전충전 및 방전 기술을 이용한다. 이러한 종래의 기술은 전형적으로 풀-스윙 메모리 어레이내의 비트 라인들상에서 발생하는 확산 커패시턴스를 최소화하기 위하여 두개의 레벨들로 분할된다. 풀-스윙 메모리 어레이의 제 1 레벨은 저장 셀들, 패스 트랜지스터들, 및 로컬 비트 라인들을 포함한다. 저장 셀은 2진값을 저장한다. 패스 트랜지스터는 메모리 셀의 콘텐츠에 기초하여 로컬 비트 라인을 방전시키기 위하여 판독 워드 라인에 의하여 구동된다. 로컬 비트 라인은 전형적으로 다수의 판독 워드 라인들에 의하여 공유된다. 로컬 비트 라인은 메모리 판독시의 전환이 인식될 수 있도록 높게 사전 충전된다. 로컬 비트 라인은 제 2 레벨에 대한 입력을 제공한다.
풀-스윙 메모리 어레이의 제 2 레벨은 전형적으로 다수의 인버터들 및 풀-다 운 트랜지스터 쌍들을 포함하며, 여기서 각각의 쌍은 하나의 로컬 비트 라인에 의해 입력이 제공된다. 풀-다운 트랜지스터들은 동적으로 사전 충전된 글로벌 비트 라인에 접속된다. 이러한 메모리 어레이는 로컬 및 글로벌 비트 라인들이 메모리 셀에 저장된 0 값을 인식하기 위하여 접지에 커플링될 필요가 있기 때문에 풀-스윙이라 지칭한다. 메모리 셀로부터 연속적인 0 값들을 판독할때, 종래의 풀-스윙 메모리 어레이는 로컬 및 글로벌 비트 라인들의 사전 충전 및 방전을 필요로 한다. 로컬 및 글로벌 비트 라인들의 사전 충전은 판독 워드 라인 신호가 어서트(assert)되기전에 발생해야 한다. 방전은 0 값이 제 2 레벨을 통해 전파되기 때문에 발생한다. 이러한 방식에서, 전력은 연속적인 0 값들이 글로벌 비트 라인을 통해 전파될때 판독동안 로컬 및 글로벌 비트 라인들의 사전충전 및 방전에 의하여 소비된다.
게다가, 종래의 풀-스윙 메모리 어레이들에서, 홀딩 회로(holding circuit) 또는 동적 대 정적 변환기는 전형적으로 출력이 글로벌 비트 라인의 평가된 값을 유지하도록 글로벌 비트 라인의 출력에 추가된다. 이러한 부가 회로는 메모리 어레이가 배치되는 실리콘 리얼 에스테이트(silicon real estate)를 소비한다.
여러 양상들중에서, 본 발명은 0 값을 가진 메모리 셀들의 연속 판독동안 종래의 풀-스윙 어레이들의 글로벌 비트의 사전충전 및 방전에 의하여 야기되는 과도한 전력 소비 문제점을 인식한다. 이 때문에, 본 발명의 실시예는 적정 스위칭 글로벌 비트 라인들을 포함한다. 이러한 기술은 0 값들의 연속 판독동안 전력 소비를 감소시키며, 출력에서 홀딩 회로 또는 동적 대 정적 변환기 회로에 대한 필요성을 제거하는 방식으로 수행된다.
일 실시예에서는 글로벌 비트 라인을 구동시키는 방법이 기술된다. 본 방법은 다수의 3-상태 장치들을 통해 다수의 로컬 비트 라인들을 글로벌 비트 라인에 커플링하는 단계를 포함한다. 본 방법은 다수의 3-상태 장치중 하나를 인에이블하기 위하여 글로벌 선택 신호를 생성하는 단계 및 인에이블된 3-상태 장치의 출력을 구동시키기 위하여 대응 로컬 비트 라인을 선택하는 단계를 더 포함한다. 이러한 방식으로, 글로벌 비트 라인은 글로벌 비트 라인을 통해 판독되는 동일한 값을 가진 비트들의 연속 판독들이 글로벌 비트 라인의 상태를 전환시키지 않도록 정적으로 구동된다.
본 발명의 더 완전한 이해 뿐만아니라 본 발명의 추가 특징 및 장점은 이하의 상세한 설명 및 첨부 도면으로부터 명백해 질 것이다.
도 1은 본 발명의 실시예가 유리하게 사용될 수 있는 전형적인 무선 통신 시스템을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 풀-스윙 메모리 어레이 시스템의 판독 부분을 도시한 회로도이다.
도 3은 본 발명의 실시예에 따른 도 2의 글로벌 비트 라인의 정적 성질을 기술한 타이밍도이다.
도 4는 도 2에 도시된 하나의 적절한 3-상태 장치의 세부사항들을 도시한 도 면이다.
도 5는 본 발명의 일 실시예에 따라 도 2에 도시된 풀-스윙 메모리 어레이 시스템의 판독 부분에 대한 대안 실시예를 기술한 도면이다.
도 6은 도 5에 사용하기에 적합한 3-상태 장치의 세부사항들을 도시한 도면이다.
도 7은 본 발명의 또 다른 실시예에 따라 글로벌 선택 신호를 생성하는 전형적인 대안 구조를 도시한 도면이다.
도 8은 본 발명의 실시예에 따라 글로벌 비트 라인을 정적으로 스위칭하는 방법을 기술한 흐름도이다.
도 9는 본 발명의 실시예에 따라 글로벌 비트 라인상에서 동일한 값을 가진 비트들을 연속적으로 판독할때 전력을 감소시키는 방법을 기술한 흐름도이다.
본 발명은 본 발명의 여러 실시예들이 도시된 첨부 도면들을 참조로 하여 지금 더 완전하게 기술될 것이다. 그러나, 본 발명은 다양한 형식들로 구현될 수 있으며, 여기에 기술된 실시예들에 제한되는 것으로 해석되지 않아야 한다. 오히려, 이들 실시예들은 본 발명의 보다 상세하게 기술하며 본 발명의 범위를 당업자에게 완전하게 전달할 것이다.
도 1은 본 발명의 실시예가 유리하게 사용될 수 있는 전형적인 무선 통신 시스템(100)을 도시한다. 예시적으로, 도 1은 3개의 원격 유닛들(120, 130, 150) 및 두개의 기지국들(140)을 도시한다. 전형적인 무선 통신 시스템들이 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인식될 것이다. 원격 유닛들(120, 130, 150)은 여기에 기술된 본 발명의 실시예들인 개선된 풀-스윙 메모리 어레이들(125A, 125B, 125C)을 포함한다. 도 1은 기지국들(140)로부터 원격국들(12, 13, 15)로의 순방향 링크 신호들(180), 및 원격 유닛들(12, 13, 15)로부터 기지국들(140)로의 역방향 링크 신호들(190)을 도시한다.
도 1에서, 원격 유닛(120)은 이동 전화로서 도시되며, 원격 유닛(130)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(150)은 무선 로컬 루프 시스템의 고정 위치 원격 유닛으로서 도시된다. 예컨대, 원격 유닛들은 셀 전화들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 개인휴대단말들과 같은 휴대용 데이터 유닛들, 또는 미터 판독 장비와 같은 고정 위치 데이터 유닛들일 수 있다. 비록 도 1이 본 발명의 기술들에 따른 원격 유닛들을 기술할지라도, 본 발명은 이와같이 예시적으로 기술된 유닛들에 제한되지 않는다. 본 발명은 풀-스윙 메모리 어레이를 포함하는 임의의 장치에서 적절하게 사용될 수 있다.
도 2는 본 발명의 실시예에 따른 풀-스윙 메모리 어레이 시스템(200)의 판독 부분에 대한 회로도를 도시한다. 풀-스윙 메모리 어레이 시스템(200)의 판독 부분은 판독 워드 라인 구동기들(210A-210B)의 선택 세트들, 분산형 동적 OR 컴포넌트(220), 및 본 발명의 기술들에 따라 수정된 풀-스윙 메모리 어레이(230)를 포함한다. 판독 워드 라인 구동기들(210A, 210B)의 세트들은 액티브 로우 완전 디코딩된 판독 워드 라인 신호를 수신하며, 분산형 동적 OR 컴포넌트(220) 및 풀-스윙 메모리 어레이(230)에 각각 접속된다. 분산형 동적 OR 컴포넌트(220)는 풀-스윙 메 모리 어레이(230)에 커플링된다. 판독 워드 라인 구동기들(210A-210B)의 세트들은 판독 워드 라인 신호가 액티브 하이(active high)인 경우에 선택적이다.
간략화를 위하여, 단지 판독 워드 라인 구동기들(210A) 및 분산형 동적 OR 컴포넌트(220)의 세트만이 여기에서 상세히 기술될 것이다. 판독 워드 라인 구동기들(210A)의 세트는 인버터(215)와 같은 최대 8개의 인버터들을 포함한다. 인버터(215)는 예컨대 판독 워드 라인 신호(205)를 수신하며, 여기서 액티브-로우 판독 워드 라인 신호(205)는 반전된후 분산형 동적 OR 컴포넌트(220) 및 풀-스윙 메모리 어레이(230)에 전파된다. 분산형 동적 OR 컴포넌트(220)는 풀-다운 트랜지스터(222)와 같은 16개의 풀-다운 트랜지스터들을 포함하며, 여기서 풀-다운 트랜지스터들(222)중 8개의 풀-다운 트랜지스터는 공통 노드(227A)까지 그들의 출력을 종료하며 풀-다운 트랜지스터들(222)의 8개의 다른 풀-다운 트랜지스터들은 공통 노드(227B) 및 4개의 풀-업 트랜지스터들(226A, 226B, 224A, 224B)에 커플링된 출력들을 가진다. 풀-업 트랜지스터들(226A, 224A)의 출력들은 공통 노드(227A)에서 종료된다. 풀-업 트랜지스터들(226B, 224B)의 출력들은 공통 노드(227B)에서 종료된다. 분산형 동적 OR 컴포넌트(220)는 NAND 게이트(228)를 포함한다. NAND 게이트(228)는 키퍼(keeper) 트랜지스터들(224A, 224B)과 병렬로 커플링된다. 공통 노드들(227A, 227B)은 NAND 게이트(228)에 커플링되며, NAND 게이트(228)는 글로벌 선택 라인(250)을 통해 글로벌 선택 신호를 그것의 출력으로서 생성한다.
분산형 동적 OR 컴포넌트(220)는 풀-업 트랜지스터(226A)를 통해 공통 노드(227A)를 사전충전하기 위하여 액티브-로우 사전충전 펄스(223)를 입력으로서 수 신한다. 일단 공통 노드(227A)가 사전 충전되고 신호(223)가 하이로 전환되면, 키퍼 트랜지스터(224A)는 액티브 논리 0으로의 전환이 인식될 수 있도록 논리 1로 공통 노드(227A)를 유지한다.
선택적으로, 공통 노드들(227A, 227B)은 도 5와 관련하여 기술된 대안 실시예에 기술된 바와같이 NAND 게이트(228)를 인버터로 대체함으로서 디커플링될 수 있다. 그러나, 도 5의 실시예를 논의할때 인식되는 바와같이, NAND 게이트(228)를 통해 공통 노드들(227A, 227B)을 커플링함으로서 글로벌 선택 라인들의 수는 절반으로 감소된다. 글로벌 선택 라인들의 수를 감소시키기 위한, 2개 이상의 분산형 동적 OR 컴포넌트들간의 다른 커플링들이 본 발명의 기술들에 의하여 추가로 고려되며 이들 기술들을 제공할때와 동일한 결과들을 달성하기 위하여 다른 논리 설계들이 구현될 수 있다는 것이 인식된다.
다수의 동적 OR 컴포넌트(220)와 같은 다수의 동적 OR 컴포넌트들이 도 2에 도시된 바와같이 서로 일렬로 배열되도록 공통 노드들(227A, 227B)을 배치하기 위하여 실리콘으로 제조될 수 있다는 것에 유의해야 한다. 이와 같이 수행할때, 단일 라우팅 채널은 라우팅 채널들의 전체 수를 유리하게 감소시키는 동시발생 경로를 따라 에칭된다.
풀-스윙 메모리 어레이(230)는 RAM 셀(235)과 같은 랜덤 액세스 메모리(RAM) 셀들의 어레이를 포함한다. RAM 셀들의 각각의 행은 동일한 판독 워드 라인에 커플링된다. RAM 셀들의 열의 RAM 셀들은 다른 판독 워드 라인들에 커플링된다. 도 2에 기술된 바와같이, 8개의 RAM 셀들의 부열(sub-column)들은 로컬 비트 라 인(240A)에서 종료된다. 유사하게, 8개의 RAM 세들의 제 2 부열은 판독 워드 라인들의 다른 세트에 커플링되며, 로컬 비트 라인(240B)에서 종료된다.
풀-스윙 메모리 어레이(230)는 풀-업 트랜지스터(245)와 같은 다수의 풀-업 트랜지스터들, 3-상태 NAND 게이트(255)와 같은 다수의 3-상태 장치들, 및 선택적 키퍼 셀(260)을 포함한다. 풀-업 트랜지스터(245)는 로컬 비트 라인(240A)을 사전충전하기 위하여 액티브-로우 로컬 비트 사전충전 펄스(243)를 수신한다. 풀-업 트랜지스터(245)는 논리 0이 RAM 셀로부터 판독될때까지 사전충전시에 논리 1로 로컬 비트 라인(240A)을 유지한다. 3-상태 장치들은 글로벌 비트 라인(253)에 출력을 전파한다. 3-상태 장치들은 로컬 비트 라인들(240A, 240B)과 같은 두개의 로컬 비트 라인들로부터 입력을 수신한다. 로컬 비트 라인들은 적절한 판독 워드 라인이 활성화될때 판독 RAM 셀의 콘텐츠들을 전파한다. 3-상태 장치들은 그들의 각각의 글로벌 선택 신호에 의하여 인에이블된다. 예컨대, 3-상태 NAND 게이트(255)는 글로벌 선택 신호(250)에 의하여 적절하게 인에이블된다.
본 발명에 따른 풀-스윙 메모리 어레이에서 사용되는 3-상태 장치들의 수는 풀-스윙 메모리 크기 및 3-상태 장치에서 종료하는 RAM 셀들의 수에 따라 변화한다. 일반적으로, 3-상태 장치들의 전체 수 nt는 다음과 같이 표현될 수 있다.
nt=(R*C)/br (1)
여기서, R은 풀-스윙 메모리 어레이의 행들의 수이며, C는 풀-스윙 메모리 어레이의 열들의 수이며, br는 3-상태 장치에서 종료되는 RAM 셀들의 수이다. 예컨대, 32×32 풀-스윙 메모리 어레이 시스템의 3-상태 NAND 게이트 실시예에서, nt는 총 64개의 3-상태 NAND 장치들에 대하여 3-상태 NAND 게이트마다 16개의 RAM 셀들에 의하여 나누어진 (32 행 × 32 열)과 동일하다. 64×32 풀-스윙 메모리 어레이 구성에 대하여, 128 3-상태 NAND 장치들이 이용된다. 특정 열에서 이용된 3-상태 NAND 장치들의 수 nc는 다음과 같이 표현된다.
nc = R/br (2)
부가적으로, nc는 시스템에서 이용되는 글로벌 선택 라인들의 수이다.
도 2가 64×32 구성을 기술한다고 가정하면, 풀-스윙 메모리 어레이(230)는 판독 워드 라인 구동기들의 각각의 세트가 8개의 판독 워드 라인들, 결과적으로 8개의 워드 라인 구동기들의 총 8개의 세트에 커플링하기 위하여 8개의 인버터들을 가지는 64개의 판독 라인들을 포함한다. 워드 라인 구동기들의 2개의 세트는 총 16개의 풀 다운 트랜지스터들을 가진 대응하는 동적 OR 컴포넌트 및 32개의 RAM 셀들의 16개의 행들에 커플링된다. 로컬 비트 라인은 8개의 RAM 셀들에 커플링된다. 풀-스윙 메모리 어레이(230)의 각각의 열은 8개의 로컬 비트 라인들, 결과적으로 총 256개의 로컬 비트 라인들을 포함한다. 풀-스윙 메모리 어레이(230)의 각각의 열은 각각의 글로벌 비트 라인이 4개의 3-상태 NAND 게이트들을 통해 8개의 로컬 비트 라인에 커플링되는 총 32 글로벌 비트 라인들에 대하여 하나의 글로벌 비트 라인을 포함한다. 풀-스윙 메모리 시스템의 다른 크기의 구성들이 본 발명의 실시예들을 제한하지 않고 지원될 수 있다는 것에 유의해야 한다.
메모리의 행을 판독할때, 하나의 판독 워드 라인 신호는 판독 워드 라인 신호(205)와 같이 어서트된다. 예로서, 인버터(215)는 판독 워드 라인 신호(205)를 반전시키며, 트랜지스터(222)를 풀 다운(pull-down)시키고 RAM 셀(235)을 포함하는 RAM 셀들의 대응 행을 판독하기 위하여 액티브 하이인 반전된 신호(225)를 전파한다. 공통 노드(227A)가 풀-업 트랜지스터(226A)를 통해 초기에 사전 충전되었다고 가정하면, 풀-다운 트랜지스터(222)는 활성화되어 공통 노드(227A)를 예컨대 접지 또는 논리 0으로 다운시키기 시작한다. 단지 하나의 판독 워드 라인만이 임의의 순간에 액티브되고 따라서 공통 노드(227B)가 논리 1로 유지된다고 가정하면, NAND 게이트(228)는 3-상태 NAND 게이트(255)를 인에이블하기 위하여 공통 노드(227A)로부터의 논리 0을 논리 1로 전파한다.
동시에, RAM 셀(235)의 콘텐츠들은 로컬 비트 라인(240A)을 통해 전파된다. 풀-업 트랜지스터(245)가 신호(243)를 사전 충전시킴으로서 사전 충전된 로컬 비트 라인(240A)을 가진다는 가정하에서, 만일 RAM 셀(235)의 콘텐츠가 논리 0이면, 로컬 비트 라인은 논리 0으로 방전된다. 그 다음에, 인에이블된 3-상태 NAND 게이트(255)는 로컬 비트 라인(240A)으로부터의 논리 0을 글로벌 비트 라인(253)을 통해 논리 1로 전파한다. 키퍼 셀(260)의 인버터는 논리 1을 논리 0으로 반전시킨후 논리 0을 출력(265)에 전파한다. 만일 글로벌 비트 라인(253)을 통해 수신된 다음 판독 신호가 논리 0을 포함하는 RAM 셀의 판독을 야기하면, 글로벌 비트 라인(253)은 전환없이 논리 1로 유지되며 따라서 전력 소비를 절약할 수 있다. 풀-스윙 메모리 어레이 시스템(200)의 판독부의 동작은 도 3을 참조로하여 이하에서 더 상세히 기술될 것이다.
도 3은 본 발명의 실시예에 따른 도 2의 글로벌 비트 라인(253)과 같은 글로벌 비트 라인의 정적 특성을 기술하는 타이밍도(300)이다. 타이밍도(300)는 판독 워드 라인 신호(225), 로컬 비트 라인(LBL) 사전충전 신호(243), LBL(240A), 글로벌 선택 라인(250)상의 글로벌 선택 신호, 및 글로벌 비트 라인(GBL)(253)상의 신호를 포함하는 5개의 신호들을 기술한다.
예로서, 도 3은 두개의 논리 0이 풀-스윙 메모리(230)로부터 연속적으로 판독되는 상황에 대하여 도 2와 관련하여 기술될 것이다. 먼저, 풀-업 트랜지스터(245)는 시간(305)에서 로컬 비트 라인(240)을 논리 1로 완전하게 사전 충전시킨다. 유사하게, 풀-업 트랜지스터들(226A, 226B)은 공통 노드들(227A, 227B)을 논리 1로 완전하게 사전 충전시킨다. 판독 워드 라인(225)은 두개의 동시 발생을 야기하는 시간(310)에서 지금 어서트된다. 첫째, 공통 노드(227A)는 풀-다운 트랜지스터(222)를 통해 방전시킴으로서 논리 0으로 된다. 둘째, 논리 0인 것으로 가정된 RAM 셀(235)의 콘텐츠들은 LBL(240A)를 논리 0으로 방전시킴으로서 판독된다.
제 1 발생으로 되돌아 가면, NAND 게이트(228)는 공통 노드(227A)로부터 논리 0을 입력으로서 수신하며, 공통 노드(227B)가 방전되지 않았기 때문에 공통 노드(227B)는 논리 0로 유지된다. 따라서, 시간(315)에서, 글로벌 선택 신호(250)는 LBL(240A)이 시간(312)에서 평가된후에 3-상태 NAND 게이트(255)를 인에이블하기 위하여 액티브로 진행된다.
지금 3-상태 NAND 게이트(255)가 인에이블되고 로컬 비트 라인(240A)을 통해 논리 0을 입력으로서 수신하며, 워드 라인 구동기 세트(210B)에 대응하는 판독 워드 라인들이 활성화되지 않았기 때문에 로컬 비트 라인(240B)은 논리 1로 유지된다. 결과적으로, 시간(320)에서, 글로벌 비트 라인(253)은 논리 1로 전환되며, RAM 데이터 출력(265)은 RAM 셀(235)의 콘텐츠들을 대응하도록 논리 0으로 전환된다.
시간(321)에서, 글로벌 비트 라인 선택 신호(250)는 로컬 비트 라인 사전충전 신호(243)가 시간(322)에서 인에이블되기전에 디스에이블된다. 시간(323)에 로컬 비트 라인(240A)은 풀-업 트랜지스터(245)를 통한 사전충전을 완료하며, 따라서 다음 액티브 판독 워드 라인 신호에 대하여 논리 1로 사전에 조정된다. 시간(325)에서, 다음 판독 워드 라인 신호는 활성화되어 2개의 동시 발생을 다시 야기한다. 첫째, 공통 노드(227A)는 논리 0으로 된다. 둘째, 계속해서 논리 0을 유지하는 RAM 셀(235)의 콘텐츠들은 판독되어 풀-업 트랜지스터(245)를 방전시키고 시간(330)에 LBL(240A)을 논리 0으로 전환한다.
제 1 발생으로 되돌아가면, NAND 게이트(228)는 공통 노드(227A)로부터 논리 0을 입력으로서 수신하며, 풀-업 트랜지스터(226B)가 방전되지 않았기 때문에 공통 노드(227B)로부터 논리 1을 입력으로서 수신한다. 따라서, 시간(333)에서, 글로벌 선택 신호(250)는 3-상태 NAND 게이트(255)를 인에이블시키기 위하여 액티브로 진행한다. NAND 게이트(255)의 출력은 논리 1로 유지된다. 따라서, 글로벌 비트 라인(253)은 시간(320)에서 전환되지 않고 논리 1로 유지되며, 이는 판독된 값이 0인 동일한 글로벌 비트 라인을 통한 연속 판독시에 전력을 절약시킨다. 글로벌 비트 라인(253)의 이러한 동작은 정적 동작으로서 언급된다. 대조적으로, 종래의 글로벌 비트 라인들과 같은 로컬 비트 라인(240A)은 이전 판독 데이터와 무관하게 로컬 비트 라인 커패시턴스의 사전충전 및 방전으로 인하여 각각의 판독시에 동적으로 전환된다.
비록 앞의 예가 동일한 RAM 셀로부터의 두개의 연속 판독과 관련하여 기술될지라도, 글로벌 비트 라인(253)은 동일한 데이터를 가진 임의의 RAM 셀의 연속 판독동안 하이를 유지하며, 이는 동일한 글로벌 비트 라인에 커플링된 임의의 3-상태 NAND 게이트에서 종료된다.
도 4는 도 2에 도시된 3-상태 NAND 게이트(255)의 하나의 적절한 실시예에 대한 세부사항들을 도시한다. 3-상태 NAND 게이트(255)는 인버터들(405), OR 게이트(410), NAND 게이트(420), AND 게이트(430), 및 풀-업 트랜지스터(440) 및 풀-다운 트랜지스터(450)를 포함하는 출력 트랜지스터 스택을 포함한다. 앞서 기술된 바와같이, NAND 게이트(255)는 글로벌 선택 신호(250) 및 로컬 비트 라인들(240A, 240B)을 입력으로서 수신하며, 이의 출력을 글로벌 비트 라인(253)을 통해 발생시킨다. 글로벌 비트 라인(253)은 풀-업 트랜지스터(240) 및 풀-다운 트랜지스터(450)에 커플링된다.
풀-업 트랜지스터(440)는 NAND 게이트(420)의 출력에 커플링된다. NAND 게이트(420)는 OR 게이트(410) 및 글로벌 선택 신호(250)의 출력에 커플링된다. OR 게이트(410)는 인버터들(405)에 커플링된다. 인버터들(405)은 로컬 비트 라인들(240A, 240B)에 커플링된다.
풀-다운 트랜지스터(450)는 AND 게이트(430)의 출력에 커플링된다. AND 게이트(430)는 글로벌 선택 신호(250) 및 글로벌 비트 라인들(240A, 240B)에 커플링된다. 글로벌 비트 라인(253)은 로컬 비트 라인(240A) 또는 (240B)중 하나가 논리 0이고 글로벌 선택 신호(250)가 논리 1일때 논리 1이다. 글로벌 비트 라인(253)은 로컬 비트 라인들(240A, 240B) 및 글로벌 선택 신호(250)가 논리 1일때 논리 0이다. NAND 게이트(255)에 입력된 값들의 임의의 다른 조합에서, 글로벌 비트 라인(253)의 값은 그에 커플링된 인에이블된 NAND 게이트에 의하여 결정될 것이다. 만일 글로벌 비트 라인(253)에 커플링된 NAND 게이트들이 인에이블되지 않으면, 글로벌 비트 라인(253)은 키퍼 셀(260) 때문에 그 위에서 판독된 마지막 값을 유지할 것이다.
두개의 트랜지스터들을 포함하는 출력 스택을 이용함으로서, 트랜지스터들의 물리적 크기는 두개 이상의 출력 트랜지스터들을 가진 종래의 출력 스택들보다 주어진 글로벌 비트 라인 로드에 대하여 더 작다. 이러한 장점은 3-상태 장치의 출력 트랜지스터들 때문에 글로벌 비트 라인상에서 풋프린트 크기 및 자체-커패시턴스를 감소시키는 것이다.
도 5는 본 발명의 다른 실시예에 따른 풀-스윙 메모리 어레이 시스템(200)의 판독부에 대한 대안 실시예를 기술한다. 풀-스윙 메모리 어레이 시스템(500)의 판독부는 판독 워드 라인 구동기들(510), 동적 OR 컴포넌트(520), 및 본 발명에 따라 수정된 풀-스윙 메모리 어레이(530)를 포함한다. 판독 워드 라인 구동기들(510)은 동적 OR 컴포넌트(520) 및 풀-스윙 메모리 어레이(530)에 커플링된다. 동적 OR 컴 포넌트(520)는 글로벌 선택 라인(550)을 통해 풀-스윙 메모리 어레이(530)에 커플링된다.
풀-스윙 메모리 어레이 시스템(500)은 워드 라인 구동기들(510)의 한 세트가 동적 OR 컴포넌트(520)에 입력들을 제공한다는 점에서 풀-스윙 메모리 어레이 시스템(200)과 다르다. 하나의 로컬 비트 라인(540)은 3-상태 인버터(555)를 통해 글로벌 비트 라인(553)에 커플링되며, 글로벌 선택 라인(550)과 같은 개별 글로벌 선택 라인은 각각의 로컬 비트 라인을 위하여 사용된다. 풀-스윙 메모리 어레이 시스템(500)의 동작은 풀-스윙 메모리 어레이 시스템(200)과 유사하다. 만일 도면부호들이 도 5의 엘리먼트들에 대응하도록 변경되면, 도 3의 타이밍도의 설명은 또한 도 5에 적용된다.
도 6은 도 5에 도시된 3-상태 인버터(555)로서 사용하기에 적합한 3-상태 장치의 세부사항들을 도시한다. 3-상태 인버터(555)는 인버터(605), NAND 게이트(620), 및 AND 게이트(630), 풀-업 트랜지스터(640), 및 풀-다운 트랜지스터(650)를 포함한다. 3-상태 인버터 게이트(555)는 글로벌 선택 신호(550) 및 로컬 비트 라인(540)을 입력들로서 수신하며, 글로벌 비트 라인(553)을 통해 그것의 출력을 발생시킨다. 글로벌 비트 라인(553)은 풀-업 트랜지스터(640) 및 풀-다운 트랜지스터(650)에 커플링된다.
풀-업 트랜지스터(640)는 NAND 게이트(620)의 출력에 커플링된다. NAND 게이트(620)는 인버터(605) 및 글로벌 선택 신호(550)의 출력에 커플링된다. 인버터(605)는 로컬 비트 라인(540)에 커플링된다. 풀-다운 트랜지스터(650)는 AND 게 이트(630)의 출력에 커플링된다. AND 게이트(630)는 글로벌 선택 신호(550) 및 로컬 비트 라인(540)에 커플링된다.
글로벌 비트 라인(553)은 로컬 비트 라인(540)이 논리 0이고 글로벌 선택 신호(550)가 논리 1일때 논리 1이다. 글로벌 비트 라인(553)은 로컬 비트 라인(540) 및 글로벌 선택 신호(550)가 논리 1일때 논리 0이다. 3-상태 인버터(555)에 입력된 값들의 임의의 다른 조합에서, 글로벌 비트 라인(553)의 값은 예컨대 글로벌 비트 라인(553)에 커플링되는 3-상태 인버터(555)와 같은 인에이블된 3-상태 인버터에 의하여 결정될 것이다. 만일 글로벌 비트 라인(553)에 커플링된 3-상태 인버터들이 인에이블되지 않으면, 글로벌 비트 라인(553)은 키퍼 셀(560) 때문에 그 위에서 판독된 마지막 값을 유지할 것이다.
도 7은 본 발명의 실시예에 따라 글로벌 선택 신호를 생성하는 전형적인 대안 구조를 기술한다. 대안 실시예는 도 2 및 도 5의 동적 OR 컴포넌트들 및 디코딩된 어드레스보다 오히려 인코딩된 메모리 어드레스를 사용함으로서 글로벌 선택 신호를 생성하기 위하여 사용될 수 있다. 도 7에 도시된 전형적인 실시예는 32×32 풀-스윙 메모리 어레이 시스템(700)의 판독부를 기술한다. 시스템(700)은 5×32 디코더(705), 워드 라인 구동기(710)와 같은 판독 워드 라인 구동기들의 세트들, 및 본 발명에 따라 수정된 32×32 풀-스윙 메모리 어레이(730)를 포함한다.
5×32 디코더는 판독 워드 라인 구동기들의 세트들과 커플링된다. 설명의 간략화를 위하여, 단지 워드 라인 구동기들(710)의 한 세트만이 도 7에 도시된다. 판독 워드 라인 구동기들의 세트들은 풀-스윙 메모리 어레이(730)에 커플링된다. 5×32 디코더는 인코딩된 메모리 어드레스, S5-S1 비트들을 수신한다. 최상위 비트 S5 는 예컨대 글로벌 선택 라인(750A)상에 글로벌 선택 신호를 발생시키기 위하여 인버터(720)를 통해 3-상태 NAND 게이트(755)에 커플링된다. 도시되지 않았을지라도, 글로벌 선택 라인(750A)은 단일 판독 워드 라인이 활성화될때 전체 32 비트 워드를 전파시키기 위하여 32 비트 행의 다른 31 비트들에 대응하는 3-상태 NAND 게이트(755)에 커플링된다. 3-상태 NAND 게이트(755)는 각각의 로컬 비트 라인이 8개의 RAM 셀들을 지원하는 두개의 로컬 비트 라인들에 커플링된다. 마찬가지로, 글로벌 선택 라인(750A)은 메모리의 가장 낮은 차수 S5=0, 16 행들을 지원하는 3-상태 NAND 게이트들을 인에이블한다.
최상위 비트 S5는 글로벌 선택 라인(750B)에 커플링되는 3-상태 NAND 게이트(758)에 직접 접속된다. 글로벌 선택 라인(750B)이 32 비트 행의 다른 31 비트에 대응하는 3-상태 NAND 게이트들(도시안됨)에 커플링된다는 것에 유의해야 한다. 마찬가지로, 글로벌 선택 라인(750B)은 메모리의 가장 높은 차수 S5=1, 16 행들을 지원하는 3-상태 NAND 게이트들을 인에이블한다.
글로벌 선택 신호들을 생성하는 인코딩된 어드레스 비트들의 다른 논리적 조합들이 본 발명에 의하여 고려되고 다른 풀-스윙 메모리 어레이 구성들에 따라 다를 수 있다는 것에 유의해야 한다. 예컨대, 64×32 풀-스윙 메모리 어레이는 6×64 디코더를 이용한다. 도 2와 같은 3-상태 NAND 게이트 실시예를 이용할때, 6× 64 디코더의 6개의 인코딩된 어드레스 비트들중 두개의 최상위 비트는 모든 3-상태 NAND 게이트들을 구동시키기 위하여 사용된다. 일반적으로, 3-상태 NAND 게이트들을 제어하는데 필요한 최상위 어드레스 비트들의 수는 다음과 같은 수식에 의하여 결정된다.
n=log2(R/br) (3)
여기서, R은 풀-스윙 메모리 어레이의 행들의 수이며, br은 3-상태 장치에 의하여 서비스되는 RAM 셀들의 수이다. 예컨대, 64×32 풀-스윙 메모리 어레이 시스템의 3-상태 NAND 게이트 실시예에서, n은 2 비트인 log2(3-상태 NAND 게이트마다 64 행들/16 RAM 셀들)와 동일하다. 64×32 풀-스윙 메모리 어레이 시스템의 3-상태 인버터 실시예에 의하여, n은 3 비트인 log2(3-상태 인버터 게이트마다 64 행들/8 RAM 셀들)과 동일하다.
도 8은 본 발명의 실시예에 따라 글로벌 비트 라인을 정적으로 스위칭하는 방법(800)을 기술한 흐름도이다. 단계(810)에서, 다수의 로컬 비트 라인들은 다수의 3-상태 장치들을 통해 글로벌 비트 라인에 커플링된다. 도 2에서, 예컨대 두개의 로컬 비트 라인들은 3-상태 NAND 게이트를 통해 글로벌 비트 라인에 커플링된다. 도 5에서, 예컨대 하나의 로컬 비트 라인은 3-상태 인버터를 통해 글로벌 비트 라인에 커플링된다. 단계(820)에서, 글로벌 선택 신호는 다수의 3-상태 장치들중 하나를 인에이블하기 위하여 생성된다. 도 2에서, 예컨대, 3-상태 NAND 게이트에 대한 글로벌 선택 신호는 워드 라인 구동기들의 2 세트들중 하나의 판독 워드 라인이 활성화될때 생성된다. 도 5에서, 예컨대, 3-상태 인버터에 대한 글로벌 선택 신호는 판독 워드 라인들의 대응 세트중 하나가 활성화될때 생성된다.
단계(830)에서, 대응하는 로컬 비트 라인은 인에이블 3-상태 장치의 출력을 구동시키기 위하여 선택된다. 도 2의 실시예에서, 3-상태 NAND는 기술된 바와같이 액티브 로컬 비트 라인을 전파시킨다. 도 5의 실시예에서, 3-상태 인버터는 기술된 바와같이 대응하는 로컬 비트 라인을 전파시킨다.
도 9는 본 발명의 실시예에 따라 글로벌 비트 라인상에서 동일한 값을 가진 비트들을 연속적으로 판독할때 전력을 감소시키는 방법을 기술한 흐름도이다. 단계(910)에서, 글로벌 선택 신호는 글로벌 비트 라인을 제 1 레벨로 전환시키기 위하여 생성된다. 도 3의 시간(315)으로 되돌아가면, 예컨대, 글로벌 선택 신호(250)는 로컬 비트 라인(240A)이 시간(312)에서 평가된후에 3-상태 NAND 게이트(255)를 인에이블시키기 위하여 액티브 하이 레벨로 전환된다. 단계(920)에서, 제 1 비트가 메모리로부터 판독된다. 도 3의 시간(320)으로 되돌아가면, 예컨대, 글로벌 비트 라인(253)은 NAND 게이트(255)가 평가된후에 하이 값으로 전환된다. 단계(930)에서는 메모리로부터의 제 2 비트가 판독된다. 제 2 비트의 값은 판독된 제 1 비트와 동일한 값이다. 도 3의 시간(333)으로 되돌아가면, 예컨대, 글로벌 선택 신호(250)는 3-상태 NAND 게이트(255)를 다시 인에이블시키기 위하여 액티브 하이 레벨로 전환된다. 단계(940)에서, 글로벌 비트 라인은 전환없이 제 2 비트의 판독동안 제 1 레벨로 유지된다. 도 3의 시간(333)으로 되돌아가면, 예컨대, 글로벌 비트 라인(253)은 시간(320)에서와 동일한 레벨로 유지된다.
본 발명이 다수의 실시예들과 관련하여 논의되었을지라도, 전술한 설명 및 이하의 기재된 청구범위와 일치하는 범위내에서 다양한 구현들이 당업자에게 의하여 이루어질 수 있다는 것이 인식되어야 한다.

Claims (20)

  1. 풀-스윙(full-swing) 메모리 어레이의 글로벌 비트 라인을 구동시키는 방법으로서,
    다수의 3-상태 장치들을 통해 글로벌 비트 라인에 다수의 로컬 비트 라인들을 커플링(coupling)하는 단계;
    상기 다수의 3-상태 장치들중 하나를 인에이블하기 위하여 글로벌 선택 신호를 생성하는 단계; 및
    상기 인에이블된 3-상태 장치의 출력을 구동시키기 위하여 대응 로컬 비트 라인을 선택하는 단계를 포함하며;
    이로 인하여, 상기 글로벌 비트 라인상에서 판독된 동일한 값을 가진 비트들의 연속 판독들은 상기 글로벌 비트 라인의 상태를 전환시키지 않는, 구동방법.
  2. 제 1항에 있어서, 상기 글로벌 비트 라인의 출력은 키퍼 셀(keeper cell)에 커플링되는, 구동방법.
  3. 제 1항에 있어서, 상기 생성 단계는,
    공통 노드에서 종료되도록 다수의 트랜지스터들을 배열하는 단계;
    상기 다수의 트랜지스터들중 하나에서 판독 신호를 수신하는 단계; 및
    상기 판독 신호의 수신에 응답하여 상기 다수의 3-상태 장치들중 하나를 인에이블하기 위하여 상기 공통 노드를 전환시키는 단계를 포함하는, 구동방법.
  4. 제 1항에 있어서, 상기 생성단계는 상기 글로벌 선택 신호를 생성하기 위하여 인코딩된 메모리 어드레스의 비트를 이용하는 단계를 포함하는, 구동방법.
  5. 제 1항에 있어서, 상기 선택된 3-상태 장치는 3-상태 NAND 게이트인, 구동방법.
  6. 제 1항에 있어서, 상기 선택된 3-상태 장치는 3-상태 인버터인, 구동방법.
  7. 제 1항에 있어서, 상기 다수의 3-상태 장치들중 하나의 3-상태 장치는 두개의 트랜지스터들을 포함하는 출력 트랜지스터 스택을 포함하는, 구동방법.
  8. 메모리내의 글로벌 비트 라인상에서 동일한 값을 가진 연속 비트들을 판독할때 판독 전력을 감소시키는 방법으로서,
    상기 글로벌 비트 라인을 제 1 레벨로 전환시키기 위하여 글로벌 선택 신호를 생성하는 단계;
    메모리로부터 제 1 비트를 판독하는 단계 ― 상기 제 1 비트는 하나의 값을 가짐 ―;
    메모리로부터 제 2 비트를 판독하는 단계 ― 상기 제 2 비트는 상기 제 1 비트와 동일한 값을 가짐 ―; 및
    제 2 레벨로의 전환없이 상기 제 2 비트의 판독동안 상기 글로벌 비트 라인을 상기 제 1 레벨로 유지하는 단계를 포함하는, 판독 전력 감소 방법.
  9. 제 8항에 있어서, 상기 생성단계는,
    공통 노드에서 종료하도록 다수의 트랜지스터들을 배열하는 단계;
    상기 다수의 트랜지스터들중 하나에서 판독 신호를 수신하는 단계; 및
    상기 글로벌 선택 신호를 활성화하기 위하여 상기 공통 노드를 전환시키는 단계를 포함하는, 판독 전력 감소 방법.
  10. 제 8항에 있어서, 상기 글로벌 선택 라인은 3-상태 장치를 인에이블하는, 판독 전력 감소 방법.
  11. 제 10항에 있어서, 상기 생성단계는 상기 글로벌 선택 신호를 생성하기 위하여 인코딩된 메모리 어드레스의 비트를 이용하는 단계를 포함하는, 판독 전력 감소 방법.
  12. 제 10항에 있어서, 상기 선택된 3-상태 장치는 3-상태 NAND 게이트인, 판독 전력 감소 방법.
  13. 제 10항에 있어서, 상기 선택된 3-상태 장치는 3-상태 인버터인, 판독 전력 감소 방법.
  14. 제 12항에 있어서, 상기 3-상태 NAND 게이트는 두개의 트랜지스터들을 포함하는 출력 트랜지스터 스택을 포함하는, 판독 전력 감소 방법.
  15. 풀-스윙 메모리 어레이 시스템의 판독부로서,
    상기 시스템은,
    다수의 3-상태 장치들;
    상기 다수의 3-상태 장치들을 통해 글로벌 비트 라인에 커플링된 다수의 로컬 비트 라인들; 및
    상기 다수의 3-상태 장치들중 하나를 인에이블시키기 위하여 글로벌 선택 신호를 생성하며 상기 인에이블된 3-상태 장치의 출력을 구동시키기 위하여 대응 로컬 비트 라인을 선택하는 수단을 포함하는, 풀-스윙 메모리 어레이 시스템.
  16. 제 15항에 있어서, 상기 생성 수단은 동적 OR 컴포넌트를 포함하는, 풀-스윙 메모리 어레이 시스템.
  17. 제 15항에 있어서, 상기 생성 수단은 인코딩된 메모리 어드레스의 비트를 포함하는, 풀-스윙 메모리 어레이 시스템.
  18. 제 15항에 있어서, 상기 다수의 3-상태 장치들중 하나 3-상태 장치는 3-상태 NAND 게이트를 포함하는, 풀-스윙 메모리 어레이 시스템.
  19. 제 15항에 있어서, 상기 다수의 3-상태 장치들중 하나의 3-상태 장치는 3-상태 인버터를 포함하는, 풀-스윙 메모리 어레이 시스템.
  20. 제 15항에 있어서, 상기 다수의 3-상태 장치들중 하나의 3-상태 장치는 두개의 트랜지스터를 포함하는 출력 트랜지스터 스택을 포함하는, 풀-스윙 메모리 어레이 시스템.
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