KR20030085237A - 파워 온 리셋 회로 - Google Patents

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KR20030085237A
KR20030085237A KR1020020023431A KR20020023431A KR20030085237A KR 20030085237 A KR20030085237 A KR 20030085237A KR 1020020023431 A KR1020020023431 A KR 1020020023431A KR 20020023431 A KR20020023431 A KR 20020023431A KR 20030085237 A KR20030085237 A KR 20030085237A
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이광진
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삼성전자주식회사
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    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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Abstract

본 발명의 파워 온 리셋 회로는, 제 1 입력 단자와 제 2 입력 단자 사이의 전압 차를 감지하고, 출력 신호를 발생하는 차동 증폭기, 상기 차동 증폭기의 상기 제 1 입력 단자로 기준 전압을 공급하는 기준 전압 발생기 그리고 상기 차동 증폭기의 상기 제 2 입력 단자로 검출 전압을 공급하는 검출 전압 발생기를 포함한다. 상기 기준 전압 발생기는 외부로부터 공급되는 전원 전압을 이용하여 상기 기준 전압을 발생하고, 상기 검출 전압 발생기는 상기 외부로부터 공급되는 전원 전압으로부터 변환된, 내부 전원 전압을 이용하여 상기 검출 전압을 발생한다. 그러므로, 기준 전압과 검출 전압이 동일해지는 시점에서 내부 전원 전압은 구동기를 동작시키는데 충분하도록 증가된다. 따라서, 외부 전원 전압의 증가 속도와 무관하게 파워 온 리셋 회로는 정상적으로 동작한다.

Description

파워 온 리셋 회로{POWER ON RESET CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 좀 더 구체적으로는 반도체 집적 회로로 전원이 공급되기 시작할 때 리셋 신호를 활성화시키는 파워 온 리셋 회로(power on reset circuit)에 관한 것이다.
도 1은 종래의 파워 온 리셋 회로를 보여주는 도면이다. 도 1을 참조하면, 종래의 파워 온 리셋 회로는 기준 전압(VREF)을 발생하는 기준 전압 발생기(10), 외부 전압(EXTVDD)의 입력을 검출하고, 검출 전압(VPWRIN)을 발생하는 검출기(30), 기준 전압(VREF)과 검출 전압(VPWRIN) 사이의 차를 감지해서 출력 신호(PWRSET_OUT)를 출력하는 차동 증폭기(20) 그리고 차동 증폭기(20)의 출력 신호(PWRSET_OUT)에 응답해서 리셋 신호를 활성화시키는 구동기(40)를 포함한다.
기준 전압 발생기(10)는 저항들(R1-R4), NMOS 트랜지스터들(N1, N2) 그리고 PMOS 트랜지스터(P1)를 포함한다. 저항들(R1, R2)은 외부로부터 공급되는 전원 전압(이하, 외부 전원 전압 : EXTVDD)과 접지 전압 사이에 직렬로 순차적으로 연결된다. 저항들(R3, R4)은 외부 전원 전압(EXTVDD)과 NMOS 트랜지스터의 드레인 사이에 직렬로 순차적으로 연결된다. NMOS 트랜지스터(N1)는 저항(R4)의 일단과 연결된 드레인, 소스 그리고 상기 저항들(R3, R4)의 연결 노드와 연결된 게이트를 갖는다. NMOS 트랜지스터(N2)는 NMOS 트랜지스터(N1)의 소스와 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 저항들(R1, R2)의 연결 노드와 연결된 게이트를 갖는다. 상기 PMOS 트랜지스터(P1)는 상기 저항들(R3, R4)의 연결 노드와 연결된 소스, 접지 전압과 연결된 드레인 그리고 상기 저항(R4)의 일단과 연결된 게이트를 갖는다. 이와 같은 기준 전압 발생기(10) 내의 PMOS 트랜지스터(P1)의 소스 단자의 전압은 기준 전압(VREF)으로서 출력된다.
검출기(30)는 외부 전원 전압(EXTVDD)과 접지 전압 사이에 직렬로 순차적으로 연결된 저항들(R5, R6)을 포함한다. 저항들(R5, R6)의 연결 노드의 전압은 검출 전압(VPWRIN)으로서 출력된다.
차동 증폭기(20)는 PMOS 트랜지스터들(P2, P3)과 NMOS 트랜지스터들(N3, N4 및 N5)을 포함한다. PMOS 트랜지스터(P2)는 외부 전원 전압(EXTVDD)과 연결된 소스, 출력 신호(PWRSEL_OUT)를 출력하는 드레인 그리고 게이트를 갖는다. PMOS 트랜지스터(P3)는 외부 전원 전압(EXTVDD)과 연결된 소스, PMOS 트랜지스터(P2)의 게이트와 연결된 드레인 및 게이트를 갖는다. NMOS 트랜지스터(N3)는 PMOS 트랜지스터(P2)의 드레인과 연결된 드레인, 소스 그리고 상기 기준 전압 발생기(10)로부터의 기준 전압(VREF)과 연결된 게이트를 갖는다. NMOS 트랜지스터(N4)는 PMOS 트랜지스터(P3)의 드레인과 연결된 드레인, 소스 그리고 상기 검출기(30)로부터 출력되는 검출 전압(VPWRIN)과 연결된 게이트를 갖는다. NMOS 트랜지스터(N5)는 NMOS 트랜지스터(N3)의 소스 및 NMOS 트랜지스터(N4)의 소스와 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 기준 전압 발생기(10)로부터의 기준 전압(VREF)과 연결된 게이트를 갖는다.
구동기(40)는 직렬로 순차적으로 연결된 인버터들(I1-I7)을 포함한다. 차동 증폭기(20)의 출력(PWRSET_OUT)은 인버터(I1)의 입력으로 제공되고, 인버터(I7)의 출력은 파워 온 리셋 신호(PWRON)로서 출력된다. 인버터들(I1-I7)은, 외부 전원 전압(EXTVDD)으로부터 변환된, 내부 전원 전압(IVC)을 전원 전압으로서 받아들인다.
도 2는 외부 전원 전압(EXTVDD)이 공급되기 시작할 때 도 1에 도시된 파워 온 리셋 회로의 동작에 따른 각 전압들의 변화를 보여주는 도면이다.
도 2를 참조하면, 외부 전원 전압(EXTVDD)의 레벨이 증가함에 따라 기준 전압 발생기(10)로부터의 기준 전압(VREF)과 검출기(30)로부터의 검출 전압(VPWRIN)도 증가한다. 차동 증폭기(20)는 기준 전압(VREF)과 검출 전압(VPWRIN)이 일치할 때 하이 레벨의 출력 신호(PWRSET_OUT)를 출력한다. 그러나, 도 2에 도시된 바와 같이, 외부 전원 전압(EXTVDD)의 증가 속도가 빠를 때(즉, 고속 파워 업(fast power up)일 때) 차동 증폭기(20)로부터 하이 레벨의 출력 신호(PWRSET_OUT)가 출력하는 시점에 내부 전원 전압(IVC)은 인버터들(I1-I7)에 구성된 트랜지스터들(미 도시됨)의 드레솔드 전압(Vth)보다 낮다. 왜냐하면, 내부 전원 전압(IVC)을 발생하는 내부 전원 전압 발생기(미 도시됨)의 RC-로딩(loading)에 의해서 내부 전원 전압(IVC)의 응답 시간(response time)이 느리기 때문이다. 도 2에서, V1은 기준 전압(VREF)과 검출 전압(VPWRIN)이 동일할 때 내부 전원 전압(IVC)의 전압 레벨이고, V2는 인버터들(I1-I7)의 드레솔드 전압(Vth)이다.
따라서, 종래의 파워 온 리셋 회로에서는, 외부 전원 전압(EXTVDD)의 증가 속도가 빠를 때, 외부 전원 전압(EXTVDD)이 검출 레벨 이상으로 정상적으로 공급되더라도 파워 온 리셋 신호(PWRON)가 로우 레벨로 활성화되지 않는 경우가 발생할 수 있다.
그러므로, 외부 전원 전압(EXTVDD)의 증가 속도가 빠르거나 또는 느린 것과 무관하게 외부 전원 전압(EXTVDD)의 공급 개시를 정확하게 검출할 수 있는 파워 온 리셋 회로가 요구된다.
따라서, 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 외부 전원 전압(EXTVDD)의 증가 속도와 무관하게 외부 전원 전압(EXTVDD)의 공급 개시를 정확하게 검출할 수 있는 파워 온 리셋 회로를 제공하는데 있다.
도 1은 종래의 파워 온 리셋 회로를 보여주는 도면;
도 2는 외부 전원 전압이 공급되기 시작할 때 도 1에 도시된 파워 온 리셋 회로의 동작에 따른 각 전압들의 변화를 보여주는 도면;
도 3은 본 발명의 바람직한 실시예에 따른 파워 온 리셋 회로의 구성을 보여주는 도면; 그리고
도 4a 및 도 4b는 도 3에 도시된 본 발명의 바람직한 실시예에 따른 파워 온 리셋 회로의 동작에 따른 전압들의 변화를 보여주는 도면들이다.
*도면의 주요 부분에 대한 설명*
110 : 기준 전압 발생기120 : 차동 증폭기
130 : 내부 전압 검출기140 : 구동기
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 집적 회로의 파워 온 리셋 회로는: 제 1 입력 단자와 제 2 입력 단자 사이의 전압 차를 감지하고, 출력 신호를 발생하는 차동 증폭기, 상기 차동 증폭기의 상기 제 1 입력 단자로 제 1 전압을 공급하는 제 1 전압 발생기 그리고 상기 차동 증폭기의 상기 제 2 입력 단자로 제 2 전압을 공급하는 제 2 전압 발생기를 포함한다. 상기 제 1 전압 발생기는 외부로부터 공급되는 전원 전압을 이용하여 상기 제 1 전압을 발생하고, 상기 제 2 전압 발생기는 상기 외부로부터 공급되는 전원 전압으로부터 변환된, 내부 전원 전압을 이용하여 상기 제 2 전압을 발생한다.
바람직한 실시예에 있어서, 상기 제 2 전압 발생기는, 상기 내부 전원 전압과 접지 전압 사이에 직렬로 순차적으로 연결된 두 개의 저항들을 포함하며, 상기 저항들의 연결 노드의 전압은, 상기 제 2 전압으로서, 상기 차동 증폭기의 상기 제 2 입력 단자로 제공된다. 상기 제 2 전압 발생기에 의해 발생되는 상기 제 2 전압은 기준 전압이다.
이 실시예에서, 상기 차동 증폭기는, 상기 차동 증폭기의 상기 제 1 입력 단자와 상기 차동 증폭기의 상기 제 2 입력 단자들 사이의 전압 차를 감지 및 증폭하는 감지 증폭부 그리고 상기 감지 증폭부의 전류를 제어하는 전류 제어부를 포함한다. 상기 감지 증폭부는, 상기 외부로부터 제공되는 전원 전압과 연결된 소스, 드레인 그리고 외부로부터 제공되는 인에이블 신호와 연결된 게이트를 포함하는 제 1 트랜지스터, 상기 제 1 트랜지스터의 드레인과 연결된 소스 그리고 서로 연결된 드레인과 게이트를 포함하는 제 2 트랜지스터, 상기 제 1 트랜지스터의 드레인과 연결된 연결된 소스, 상기 차동 증폭기의 출력 단자와 연결된 드레인 그리고 상기 제 2 트랜지스터의 게이트와 연결된 게이트를 포함하는 제 3 트랜지스터, 상기 전류 제어부와 연결된 소스, 상기 차동 증폭기의 출력 단자와 연결된 드레인, 상기 제 1 전압 발생기의 출력 단자와 연결된 게이트를 포함하는 제 4 트랜지스터 그리고 상기 전류 제어부와 연결된 소스, 상기 제 2 증폭기의 드레인과 연결된 드레인 그리고 상기 제 2 전압 발생기의 출력 단자와 연결된 게이트를 포함하는 제 5 트랜지스터를 포함한다. 상기 외부로부터 제공되는 인에이블 신호는 상기 반도체 집적 회로가 비동작 상태일 때 디세이블된다. 상기 전류 제어부는, 접지 전압과 연결된 소스, 상기 제 3 트랜지스터의 소스와 상기 제 4 트랜지스터의 소스에 연결된 드레인 그리고 상기 제 1 전압 발생기의 출력 단자와 연결된 게이트를 포함하는 제 6 트랜지스터를 포함한다.
(실시예)
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 파워 온 리셋 회로의 구성을 보여주는 도면이다. 도 3을 참조하면, 파워 온 리셋 회로는, 기준 전압 발생기(110),차동 증폭기(120), 내부 전압 검출기(130) 그리고 구동기(140)를 포함한다.
기준 전압 발생기(110)는 저항들(R11-R14), NMOS 트랜지스터들(N11, N12) 그리고 PMOS 트랜지스터(P11)를 포함한다. 저항들(R11, R12)은 외부로부터 공급되는 전원 전압(이하, 외부 전원 전압 : EXTVDD)과 접지 전압 사이에 직렬로 순차적으로 연결된다. 저항들(R13, R14)은 외부 전원 전압(EXTVDD)과 NMOS 트랜지스터의 드레인 사이에 직렬로 순차적으로 연결된다. NMOS 트랜지스터(N11)는 저항(R14)의 일단과 연결된 드레인, 소스 그리고 상기 저항들(R13, R14)의 연결 노드와 연결된 게이트를 갖는다. NMOS 트랜지스터(N12)는 NMOS 트랜지스터(N11)의 소스와 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 저항들(R11, R12)의 연결 노드와 연결된 게이트를 갖는다. 상기 PMOS 트랜지스터(P11)는 상기 저항들(R13, R14)의 연결 노드와 연결된 소스, 접지 전압과 연결된 드레인 그리고 상기 저항(R14)의 일단과 연결된 게이트를 갖는다. 이와 같은 구성을 갖는 기준 전압 발생기(110)는 PMOS 트랜지스터(P11)의 소스 단자를 통해 기준 전압(VREF)을 발생한다.
내부 전압 검출기(130)는 내부 전원 전압(IVC)과 접지 전압 사이에 직렬로 순차적으로 연결된 저항들(R15, R16)을 포함한다. 저항들(R15, R16)의 연결 노드의 전압은 검출 전압(VPWRIN)으로서 출력된다. 상기 내부 전원 전압(IVC)은, 반도체 집적 회로에 구성된 내부 전원 전압 발생기(미 도시됨)에 의해서 외부 전원 전압(EXTVDD)이 변환된 것이다.
차동 증폭기(120)는 PMOS 트랜지스터들(P12, P13 및 P14)과 NMOS 트랜지스터들(N13, N14)로 구성된 감지 증폭부와 NMOS 트랜지스터(N15)로 구성된 전류 제어부를 포함한다. PMOS 트랜지스터(P12)는 외부 전원 전압(EXTVDD)과 연결된 소스, 드레인 그리고 외부로부터 제공되는 인에이블 신호(EN)와 연결된 게이트를 갖는다. PMOS 트랜지스터(P13)는 PMOS 트랜지스터(P12)의 드레인과 연결된 소스, 출력 신호(PWRSEL_OUT)를 출력하는 드레인 그리고 게이트를 갖는다. PMOS 트랜지스터(P14)는 PMOS 트랜지스터(P12)의 드레인과 연결된 소스, PMOS 트랜지스터(P13)의 게이트와 연결된 드레인 및 게이트를 갖는다. NMOS 트랜지스터(N13)는 PMOS 트랜지스터(P13)의 드레인과 연결된 드레인, 소스 그리고 상기 기준 전압 발생기(110)로부터의 기준 전압(VREF)과 연결된 게이트를 갖는다. NMOS 트랜지스터(N14)는 PMOS 트랜지스터(P14)의 드레인과 연결된 드레인, 소스 그리고 상기 내부 전압 검출기(130)로부터 출력되는 검출 전압(VPWRIN)과 연결된 게이트를 갖는다. NMOS 트랜지스터(N15)는 NMOS 트랜지스터(N13)의 소스 및 NMOS 트랜지스터(N14)의 소스와 연결된 드레인, 접지 전압과 연결된 소스 그리고 상기 기준 전압 발생기(10)로부터의 기준 전압(VREF)과 연결된 게이트를 갖는다.
구동기(140)는 인버터들(I21, I22, I23, I24, I25 및 I26), NOR 게이트(NOR11) 그리고 지연부(142)를 포함한다. 지연부(142)는 직렬로 순차적으로 연결된 인버터들(I11-I14)을 포함한다. 지연부(142)는 외부로부터 제공되는 인에이블 신호(EN)를 받아들여서 소정 시간만큼 지연시켜 출력한다. 노아 게이트(NOR11)는 인버터들(I21, I22)에 의해 지연된 차동 증폭기(120)의 출력(PWRSET_OUT)과 지연부(142)에 의해 지연된 인에이블 신호(EN)를 받아들여서 부정 논리합(NOR) 연산을 수행한다. 인버터들(I23-I26)은 NOR 게이트(NOR11)의 출력 단자에 직렬로 순차적으로 연결된다. 인버터(I26)의 출력은 파워 온 리셋 신호(PWRON)로서 출력된다. 인버터들(I11-I14 및 I21-I26)은, 외부 전원 전압(EXTVDD)으로부터 변환된, 내부 전원 전압(IVC)을 전원 전압으로서 받아들인다.
상술한 바와 같은 구성을 포함하는 본 발명의 파워 온 리셋 회로의 동작은 다음과 같다.
기준 전압 발생기(110)는 외부 전원 전압(EXTVDD)나 주변 온도의 변화에 무관하게 특정 레벨의 기준 전압(VREF)을 발생하도록 설계된다. 이 실시예에서, 기준 전압(VREF)은 수학식 1로 나타낼 수 있다.
여기서, Rtr은 NMOS 트랜지스터(N11)의 등가 저항과 NMOS 트랜지스터(N12)의 등가 저항의 합이다. Vgsp1은 PMOS 트랜지스터(P11)의 게이트-소스 전압이다.
수학식 1에서 알 수 있는 바와 같이, Vgsp1은 기준 전압(VREF)에 비례한다. 따라서, 기준 전압(VREF)이 증가되면 전압 Vgsp1 역시 증가하게 되고 PMOS 트랜지스터(P1)를 통해 흐르는 전류 또한 증가하게 된다. 그 결과, 기준 전압(VREF)이 감소된다. 반대로, 기준 전압(VREF)이 감소되면 전압 Vgsp1이 감소되어서 PMOS 트랜지스터(P11)를 통해 흐르는 전류가 감소된다. 그 결과, 기준 전압(VREF)이 증가된다. 기준 전압(VREF)의 전압 레벨은 NMOS 트랜지스터들(N11, N12)의 등가저항(Rtr)과 바이어스 저항(R14)를 조절해서 변경될 수 있다.
내부 전압 검출기(130)는 저항들(R15, R16)을 이용하여 내부 전압(IVC)을 분압한다. 저항들(R15, R16)에 분압된 검출 전압(VPWRIN)은 수학식 2와 같다.
예컨대, 내부 전원 전압(IVC)이 1.2V이고, 저항(R15)이 20㏀ 그리고 저항(R16)이 30㏀이면, 검출 전압(VPWRIN)은 1.2*(30k/50k) = 0.72V이다.
차동 증폭기(120)는 기준 전압 발생기(110)에서 발생된 기준 전압(VREF)과 내부 전압 검출기(130)로부터의 검출 전압(VPWRIN) 사이의 차를 감지해서 출력 신호(PWRSET_OUT)를 출력한다. 예컨대, 기준 전압(VREF)이 검출 전압(VPWRIN)보다 높으면 출력 신호(PWRSET_OUT)는 로우 레벨(즉, 논리 '0')이고, 기준 전압(VREF)이 검출 전압(VPWRIN)보다 낮거나 같으면 출력 신호(PWRSET_OUT)는 하이 레벨(즉, 논리 '1')이다.
외부로부터 제공되는 인에이블 신호(EN)는 외부 전원 전압(EXTVDD)이 공급되기 시작할 때 로우 레벨로 활성화된다. 인에이블 신호(EN)가 로우 레벨일 때 PMOS 트랜지스터(P12)는 차동 증폭기(120)로 전원을 공급한다.
인에이블 신호(EN)가 하이 레벨인 비활성 상태에서 PMOS 트랜지스터(P12)는 턴 오프된다. 따라서, 대기(standby) 모드에서 차동 증폭기(120)는 비동작하므로 불필요한 전류 소모를 방지할 수 있다. 한편, 인에이블 신호(EN)를 입력받는 구동기(140)는, 인에이블 신호(EN)가 로우 레벨의 활성 상태일 때 차동 증폭기(120)의 출력 신호(PWERSET_OUT)에 응답하여 파워 온 리셋 신호(PWRON)를 출력하고, 인에이블 신호(EN)가 하이 레벨의 비활성 상태일 때 파워 온 리셋 신호(PWRON)를 출력하지 않는다.
구동기(140)는 인에이블 신호(EN)가 로우 레벨의 활성 상태일 때 차동 증폭기(120)의 출력 신호(PWERSET_OUT)가 로우 레벨에서 하이 레벨로 천이하는 것을 감지해서 파워 온 리셋 신호(PWRON)를 하이 레벨에서 로우 레벨로 출력한다. 구동기(140)는 내부 전원 전압(IVC)을 전원 전압으로 사용하므로, 차동 증폭기(120)의 출력 신호(PWRSET_OUT)는 외부 전원 전압(EXTVDD) 레벨이지만 구동기(140)로부터 출력되는 파워 온 리셋 신호(PWRON)는 내부 전원 전압 레벨이다.
도 4a 및 도 4b는 도 3에 도시된 본 발명의 바람직한 실시예에 따른 파워 온 리셋 회로의 동작에 따른 전압들의 변화를 보여주는 도면들이다. 먼저, 도 4a는 외부 전원 전압(EXTVDD)이 미리 설정된 레벨에 도달하는 시간이 50㎲일 때 본 발명의 파워 온 리셋 회로의 동작에 따른 전압들의 변화를 보여주는 도면이다. 도 4a에서, V1은 구동기(140)에 구비된 인버터들의 드레솔드 전압(Vth), T1은 내부 전원 전압(IVC)이 전압(V1)에 도달하는 시간, V2는 기준 전압(VREF)과 검출 전압(VPWRIN)이 동일해지는 시점에서의 내부 전원 전압(IVC) 레벨 그리고 T2는 V2는 기준 전압(VREF)과 검출 전압(VPWRIN)이 동일해질 때까지의 시간을 나타낸다.
내부 전원 전압(IVC)이 V1에 도달할 때(T1)까지 기준 전압(VREF)은 목표 레벨까지 증가된다. 이 때, 내부 전원 전압(IVC)은 RC 로딩에 의해서 서서히 증가된다. T1 이후에 기준 전압(VREF)과 검출 전압(VPWRIN)이 동일해지기 전까지 내부 전원 전압(IVC)은 구동기(140)를 구동할 수 있을 정도로 충분히 증가한다. 왜냐하면, 검출 전압(VPWRIN)은 내부 전원 전압(IVC)을 분압한 전압이기 때문이다.
기준 전압(VREF)과 검출 전압(VPWRIN)이 동일해지는 시점(T2)에서 내부 전원 전압(IVC)의 레벨은 구동기(140)를 구동할 수 있을 정도로 충분히 높으므로, 구동기는 차동 증폭기(120)로부터 출력되는 하이 레벨의 출력 신호(PWRSET_OUT)에 응답해서 로우 레벨의 파워 온 리셋 신호(PWRON)를 출력한다.
도 4b는 외부 전원 전압(EXTVDD)이 미리 설정된 레벨에 도달하는 시간이 100㎳일 때 본 발명의 파워 온 리셋 회로의 동작에 따른 전압들의 변화를 보여주는 도면이다. 도 4b에서, 도 4a와 동일하게, V1은 구동기(140)에 구비된 인버터들의 드레솔드 전압(Vth), T1은 내부 전원 전압(IVC)이 전압(V1)에 도달하는 시간, V2는 기준 전압(VREF)과 검출 전압(VPWRIN)이 동일해지는 시점에서의 내부 전원 전압(IVC) 레벨 그리고 T2는 V2는 기준 전압(VREF)과 검출 전압(VPWRIN)이 동일해질 때까지의 시간을 나타낸다.
외부 전원 전압(EXTVDD)이 미리 설정된 레벨에 도달하는 시간이 100㎲일 때, 기준 전압(VREF)과 검출 전압(VPWRIN)이 동일해지는 시점(T2)에서 내부 전원 전압(IVC)의 레벨(V2)은 구동기(140)를 구동할 수 있을 정도로 충분히 높으므로, 구동기는 차동 증폭기(120)로부터 출력되는 하이 레벨의 출력 신호(PWRSET_OUT)에 응답해서 로우 레벨의 파워 온 리셋 신호(PWRON)를 출력한다.
예시적인 바람직한 실시예를 이용하여 본 발명의 설명하였지만, 본 발명의범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 본 발명의 파워 온 리셋 회로는 전압 검출기(130)가 내부 전원 전압(IVC)을 전원 전압으로서 사용한다. 그러므로, 기준 전압(VREF)과 검출 전압(VPWRIN)이 동일해지는 시점에서 내부 전원 전압(IVC)은 구동기(140)를 동작시키는데 충분하도록 증가된다. 따라서, 외부 전원 전압(EXTVDD)의 증가 속도와 무관하게 파워 온 리셋 회로는 정상적으로 동작한다.
또한, 본 발명의 파워 온 리셋 회로의 차동 증폭기(120)는 PMOS 트랜지스터(P12)를 더 포함한다. 따라서, 대기 모드에서 불필요한 전류 소모를 방지할 수 있다.

Claims (7)

  1. 반도체 집적 회로의 파워 온 리셋 회로에 있어서:
    제 1 입력 단자와 제 2 입력 단자 사이의 전압 차를 감지하고, 출력 신호를 발생하는 차동 증폭기와;
    상기 차동 증폭기의 상기 제 1 입력 단자로 제 1 전압을 공급하는 제 1 전압 발생기; 그리고
    상기 차동 증폭기의 상기 제 2 입력 단자로 제 2 전압을 공급하는 제 2 전압 발생기를 포함하되;
    상기 제 1 전압 발생기는 외부로부터 공급되는 전원 전압을 이용하여 상기 제 1 전압을 발생하고;
    상기 제 2 전압 발생기는, 상기 외부로부터 공급되는 전원 전압으로부터 변환된, 내부 전원 전압을 이용하여 상기 제 2 전압을 발생하는 것을 특징으로 하는 파워 온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 제 2 전압 발생기는,
    상기 내부 전원 전압과 접지 전압 사이에 직렬로 순차적으로 연결된 두 개의 저항들을 포함하며,
    상기 저항들의 연결 노드의 전압은, 상기 제 1 전압으로서, 상기 차동 증폭기의 상기 제 1 입력 단자로 제공되는 것을 특징으로 하는 파워 온 리셋 회로.
  3. 제 1 항에 있어서,
    상기 제 1 전압 발생기에 의해 발생되는 상기 제 1 전압은 기준 전압인 것을 특징으로 하는 파워 온 리셋 회로.
  4. 제 1 항에 있어서,
    상기 차동 증폭기는,
    상기 차동 증폭기의 상기 제 1 입력 단자와 상기 차동 증폭기의 상기 제 2 입력 단자들 사이의 전압 차를 감지 및 증폭하는 감지 증폭부; 그리고
    상기 감지 증폭부의 전류를 제어하는 전류 제어부를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  5. 제 4 항에 있어서,
    상기 감지 증폭부는,
    상기 외부로부터 제공되는 전원 전압과 연결된 소스, 드레인 그리고 외부로부터 제공되는 인에이블 신호와 연결된 게이트를 포함하는 제 1 트랜지스터와;
    상기 제 1 트랜지스터의 드레인과 연결된 소스 그리고 서로 연결된 드레인과 게이트를 포함하는 제 2 트랜지스터와;
    상기 제 1 트랜지스터의 드레인과 연결된 연결된 소스, 상기 차동 증폭기의출력 단자와 연결된 드레인 그리고 상기 제 2 트랜지스터의 게이트와 연결된 게이트를 포함하는 제 3 트랜지스터와;
    상기 전류 제어부와 연결된 소스, 상기 차동 증폭기의 출력 단자와 연결된 드레인, 상기 제 1 전압 발생기의 출력 단자와 연결된 게이트를 포함하는 제 4 트랜지스터; 그리고
    상기 전류 제어부와 연결된 소스, 상기 제 2 증폭기의 드레인과 연결된 드레인 그리고 상기 제 2 전압 발생기의 출력 단자와 연결된 게이트를 포함하는 제 5 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  6. 제 5 항에 있어서,
    상기 외부로부터 제공되는 인에이블 신호는 상기 반도체 집적 회로가 비동작 상태일 때 디세이블되는 것을 특징으로 하는 파워 온 리셋 회로.
  7. 제 4 항에 있어서,
    상기 전류 제어부는,
    접지 전압과 연결된 소스, 상기 제 3 트랜지스터의 소스와 상기 제 4 트랜지스터의 소스에 연결된 드레인 그리고 상기 제 1 전압 발생기의 출력 단자와 연결된 게이트를 포함하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
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