KR100896159B1 - Semiconductor device and method for manufacturing same - Google Patents

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Abstract

일렉트로마이그레이션 내성이 높은 구리 배선을 갖는 반도체 장치를 제공하는 것이다. 본 발명의 반도체 장치는 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 형성되는 배선층을 갖는 반도체 장치로서, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있다.      It is to provide a semiconductor device having copper wiring having high electromigration resistance. In the semiconductor device of the present invention, grooves or holes are formed in the insulating film formed on the substrate, a barrier layer is formed on the obtained substrate, a copper seed layer is formed on the barrier layer, and the copper seed layer is used by an electroplating method. A semiconductor device having a wiring layer formed by forming a copper plating layer, and removing a surface copper plating layer and a copper seed layer, wherein the copper seed layer is composed of a plurality of layers including a small grain layer and an opposing layer having different crystal grain diameters. The layer is in contact with the barrier layer.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}

기술분야Field of technology

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same.

배경기술Background

실리콘 기판 상에 전계 효과 트랜지스터 등의 소자를 집적시킨 LSI 는 미세화에 의해 고속화 또는 저소비 전력화가 진행되고 있다. LSI 의 미세화는 스케일링 법칙을 기본으로 하면서 진행되어, 배선도 고밀도화, 다층화, 박층화되고 있다. 이 때문에, 배선에 가해지는 응력이나 배선을 흐르는 전류 밀도는 증가해, 일렉트로마이그레이션에 의한 배선의 파단이 문제가 되고 있다. LSIs, in which devices such as field effect transistors are integrated on a silicon substrate, are progressing in speed or low power consumption due to miniaturization. The miniaturization of LSI proceeds on the basis of the scaling law, and the wiring is also increased in density, multilayer, and thickness. For this reason, the stress applied to the wiring and the current density flowing through the wiring increase, and the breakage of the wiring due to electromigration is a problem.

종래, LSI의 배선 재료로서 알루미늄 (Al) 이 이용되고, 그 일렉트로마이그레이션 내성 (耐性) 을 향상시키기 위해, Al에 구리, 규소 등의 불순물 첨가나 Al 배선층의 상하를 질화 티타늄 (TiN), 티타늄 (Ti) 등의 고융점 금속으로 개재한 적층화를 실시해 왔다. Conventionally, aluminum (Al) is used as the wiring material of LSI, and in order to improve the electromigration resistance, the addition of impurities such as copper and silicon to Al, and the upper and lower portions of the Al wiring layer are made of titanium nitride (TiN), titanium ( Lamination has been performed through high melting point metals such as Ti).

그러나, Al의 저항률에 의존하는 신호 전파 지연이나 허용 전류 밀도의 문제로부터 대체 배선 재료로서, 구리를 도전 재료로서 채용한 배선이 형성되고 있다.However, from the problems of signal propagation delay and allowable current density depending on the resistivity of Al, a wiring using copper as a conductive material is formed as an alternative wiring material.

구리는 드라이 에칭에 의한 미세 가공이 곤란하기 때문에, Al 배선 형성에 이용되어 온 가공 방법을 적용할 수 없다. 그 때문에, 층간 절연막에 배선용 홈이나 배선간 접속 구멍을 형성하고, 이 홈이나 접속 구멍에 구리를 충전하고 CMP 법으로 불필요한 구리를 제거함으로써 매립 배선을 형성하는 다마신법이 채용되고 있다 (예를 들어, 특허 문헌 1 을 참조). Since copper is difficult to micro process by dry etching, the processing method used for Al wiring formation cannot be applied. Therefore, the damascene method of forming a buried wiring is formed by forming a wiring groove or an interconnect wiring hole in an interlayer insulating film, filling copper in the groove or the connection hole, and removing unnecessary copper by the CMP method (for example, , Patent Document 1).

구리를 배선 재료로서 사용했을 경우, Al과 비교해 융점이 높고 자기 확산 에너지도 크기 때문에, 상하를 고융점 금속으로 개재한 적층 구조를 채용했을 경우, 일렉트로마이그레이션 내성이 우수한 것으로 예상된다. 그러나, 매립 배선 구조에서는 배리어층과 구리층의 계면 확산에 지배되기 때문에, 신뢰성의 향상을 얻는 것이 곤란해지고 있다. When copper is used as a wiring material, since melting | fusing point is high and self-diffusion energy is also large compared with Al, when the laminated structure which interposed the upper and lower sides with the high melting point metal is employ | adopted, it is expected that the electromigration tolerance is excellent. However, in the buried wiring structure, since it is dominated by the interfacial diffusion between the barrier layer and the copper layer, it is difficult to obtain an improvement in reliability.

또, 구리 다마신 배선 형성을 실시하는 경우에는, 높은 애스펙트비의 비아홀 이나 홈 내를 재현성 좋게 충전하는 것이 필요하고, 배리어층과 구리층을 적층 박막 형성한 후, 전해 도금법에 의해 구리막 형성을 실시하는 방법이 주로 이용되고 있는데, 전해 도금법에 의해 형성되는 구리막은 상온 하에서 보관했을 경우에 결정 사이즈나 불순물 농도가 변화하는 셀프 어닐링 현상을 수반하기 때문에, CMP 공정에서의 연마 속도 변화를 일으킨다. 그 때문에 열처리에 의한 막 개질이 필요하게 되지만, 이 열처리시에 구리의 결정 구조가 변화하여, 배리어층과 구리층의 밀착성이 나빠지는 경우가 있다. 이들의 층의 밀착성이 나빠지면 배리어층과 구리층의 계면 부근에서 구리 원자가 이동하기 쉬워져, 일렉트로마이그레이션 내성이 저하하는 경우가 있었다. In the case of forming the copper damascene wiring, it is necessary to fill the via holes and the grooves with high aspect ratio with high reproducibility, and after forming the barrier layer and the copper layer by laminating thin films, the copper film is formed by the electroplating method. Although the method of performing is mainly used, since the copper film formed by the electroplating method is accompanied by the self-annealing phenomenon which changes a crystal size and an impurity concentration when it stores at normal temperature, it changes a polishing rate in a CMP process. For this reason, film modification by heat treatment is required, but the crystal structure of copper may change during this heat treatment, resulting in poor adhesion between the barrier layer and the copper layer. When the adhesiveness of these layers worsens, copper atoms may move easily near the interface between the barrier layer and the copper layer, and the electromigration resistance may decrease.

특허 문헌 1 : 일본 공개특허공보 평 11-297696 호Patent Document 1: Japanese Patent Application Laid-Open No. 11-297696

발명의 개시Disclosure of the Invention

발명이 해결하고자 하는 과제Problems to be Solved by the Invention

본 발명은 이러한 사정을 감안하여 이루어진 것이며, 일렉트로마이그레이션 내성이 높은 구리 배선층을 갖는 반도체 장치를 제공하는 것이다. This invention is made | formed in view of such a situation, and it is providing the semiconductor device which has a copper wiring layer with high electromigration tolerance.

과제를 해결하기 위한 수단 및 발명의 효과Means for Solving the Problems and Effects of the Invention

본 발명의 반도체 장치는 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 형성되는 배선층을 갖는 반도체 장치로서, 구리 시드층은 결정 입자 직경이 상이한 소립층 (小粒層) 과 대립층 (大粒層) 을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있다. In the semiconductor device of the present invention, grooves or holes are formed in the insulating film formed on the substrate, a barrier layer is formed on the obtained substrate, a copper seed layer is formed on the barrier layer, and the copper seed layer is used for the electroplating method. The semiconductor device which has a wiring layer formed by forming a copper plating layer by this and removing the surface copper plating layer and a copper seed layer, Comprising: A copper seed layer consists of a small grain layer and an opposing layer from which crystal grain diameter differs. It consists of multiple layers provided, and the small particle layer is contacting a barrier layer.

본 발명은, 특히, 소립층이 배리어층에 접촉하고 있는 것을 특징으로 한다. 본 발명에 의해 일렉트로마이그레이션 내성이 높은 구리 배선층이 얻어지는 것은 다음의 작용에 의해서라고 생각된다. In particular, the present invention is characterized in that the small layer is in contact with the barrier layer. It is thought that the copper wiring layer with high electromigration tolerance is obtained by the following action by this invention.

소립층은 대립층보다도 입자 직경이 작고, 결정 입자 간의 간극이 작기 때문에, 소립층은 열처리 등을 할 때에 응집하기 어렵다. 따라서, 소립층은 열처리시에 체적 변화나 결정 구조의 변화를 일으키기 어렵다. 이 때문에, 배리어층과 소립층의 계면 상태는 열처리에 의해 영향을 받기 어려워, 양자의 밀착성이 높은 상태가 유지된다. 또, 다른 관점에서, 소립층은 입자 직경이 작기 때문에 배리어층과의 접촉 면적이 커져 양자의 밀착성이 높아진다. Since the small particle layer has a smaller particle diameter and a smaller gap between crystal grains, the small particle layer is less likely to aggregate during heat treatment or the like. Therefore, the small particle layer hardly causes a volume change or a crystal structure change during heat treatment. For this reason, the interface state of a barrier layer and a small particle layer is hard to be influenced by heat processing, and the state with high adhesiveness of both is maintained. Moreover, from another viewpoint, since a particle size is small, the contact area with a barrier layer becomes large, and adhesiveness of both becomes high.

이 때문에, 배리어층과 구리층의 계면 부근에서 구리 원자가 이동하기 어려 워 일렉트로마이그레이션 내성이 높은 구리 배선층을 얻을 수 있다. For this reason, a copper wiring layer with high electromigration resistance can be obtained because a copper atom is hard to move in the vicinity of the interface between the barrier layer and the copper layer.

도면의 간단한 설명Brief description of the drawings

도 1 은 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다. 1 is a cross-sectional view showing a process for manufacturing a semiconductor device according to the embodiment of the present invention.

도 2 는 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다. 2 is a cross-sectional view illustrating the process of manufacturing the semiconductor device according to the embodiment of the present invention.

도 3 은 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다. 3 is a cross-sectional view illustrating the process of manufacturing the semiconductor device according to the embodiment of the present invention.

도 4 는 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다. 4 is a cross-sectional view illustrating the process of manufacturing the semiconductor device according to the embodiment of the present invention.

도 5 는 본 발명의 실시예에 의한 반도체 장치의 제조 공정을 나타내는 단면도이다. 5 is a cross-sectional view illustrating the process of manufacturing the semiconductor device according to the embodiment of the present invention.

도 6 은 본 발명의 실시예에 의한 배리어층 계면에서의 구리층의 단면을 나타내는 TEM 사진 (배율 100 만배) 이다. Fig. 6 is a TEM photograph (1 million times magnification) showing a cross section of a copper layer at a barrier layer interface according to an embodiment of the present invention.

도 7 은 본 발명의 실시예와 종래예에 의한 배선 신뢰성 실험의 결과를 나타내는 그래프이다. 7 is a graph showing the results of wiring reliability experiments according to the embodiment of the present invention and the conventional example.

부호의 설명Explanation of the sign

1 : 반도체 기판 3 : 소자 분리 영역 5 : 층간 절연막 7 : 하층 매립 배선 9,13 : SiN 막 11,15 : FSG 막 17 : SiON 막 21 : 접속 구멍 23 : 상층 배선 홈 25 : 배리어층 27 : 구리 시드층 27a : 제 1 구리층 27b : 제 2 구리층 29 : 구리 도금층 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 3 Device isolation area | region 5 Interlayer insulation film 7 Lower layer buried wiring 9,13 SiN film 11,15 FSG film 17 SiON film 21 Connection hole 23 Upper wiring groove 25 Barrier layer 27 Copper Seed layer 27a: first copper layer 27b: second copper layer 29: copper plating layer

발명을 실시하기Implement the invention 위한 최선의 형태  Best form for

1. 제 1 실시 형태 1. First embodiment

본 발명의 제 1 실시 형태의 반도체 장치는 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하며, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 형성되는 배선층을 갖는 반도체 장치로서, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있다.In the semiconductor device of the first embodiment of the present invention, grooves or holes are formed in the insulating film formed on the substrate, a barrier layer is formed on the obtained substrate, a copper seed layer is formed on the barrier layer, and the copper seed layer is formed. A semiconductor device having a wiring layer formed by forming a copper plating layer by an electrolytic plating method and removing a copper plating layer and a copper seed layer on the surface, wherein the copper seed layer is provided with a plurality of small grain layers and opposing layers having different crystal grain diameters. It consists of a layer, and a small particle layer is contacting a barrier layer.

1-1. 기판, 절연막1-1. Board, Insulation Film

기판으로서는, 반도체 장치의 제조에 사용되는 여러 가지의 기판, 예를 들어, Si 또는 GaAs 기판 등을 이용할 수 있다. As a board | substrate, various board | substrates used for manufacture of a semiconductor device, for example, a Si or GaAs board | substrate etc. can be used.

기판 상의 절연막의 재료나 형성 방법은 특별히 한정되지 않는다. 절연막은, 예를 들어, 층간 절연막을 형성하기 위해서 일반적으로 사용되는 BPSG 또는 FSG 등으로 형성할 수 있다. 층간 절연막의 형성 방법은, 특별히 한정되지 않고 CVD 법이어도 도포법이어도 된다. 절연막의 홈 또는 구멍의 형성 방법은, 특별히 한정되지 않고, 예를 들어, 포토리소그래피 및 에칭 기술을 이용하여 형성할 수 있다. 홈 또는 구멍의 형상은 한정되지 않는다. 홈과 구멍의 어느 일방만을 형성해도 되고, 홈과 구멍의 양방을 형성해도 된다. The material and formation method of the insulating film on a board | substrate are not specifically limited. The insulating film can be formed of, for example, BPSG or FSG which is generally used for forming an interlayer insulating film. The formation method of an interlayer insulation film is not specifically limited, A CVD method or a coating method may be sufficient. The formation method of the groove | channel or hole of an insulating film is not specifically limited, For example, it can form using photolithography and an etching technique. The shape of the groove or hole is not limited. Only one of the groove and the hole may be formed, or both of the groove and the hole may be formed.

1-2. 배리어층1-2. Barrier layer

배리어층은 적어도 홈 또는 구멍 중의 절연막 상에 형성되고, 통상적으로는, 절연막이 형성된 기판 전체면에 형성된다. 배리어층은 구리 시드층 등을 구성하는 구리 원자가 기판 중에 확산하여 기판을 오염시키는 것을 방지하는 기능을 갖는다. 배리어층은, 이러한 기능이 실현 가능하다면, 그 재료나 형성 방법은 한정되지 않는다. 배리어층은, 예를 들어, 질화 탄탈 또는 탄탈 등의 고융점 금속으로 형성할 수 있다. 구체적으로, 예를 들어, 배리어층은, 예를 들어, 질화 탄탈 또는 탄탈의 단층, 또는 질화 탄탈과 탄탈의 적층 구조로 형성할 수 있다. 단층 또는 적층 구조의 배리어층의 각 층은, 예를 들어, 스퍼터링법에 의해 형성할 수 있다. The barrier layer is formed on at least the insulating film in the groove or the hole, and is usually formed on the entire surface of the substrate on which the insulating film is formed. The barrier layer has a function of preventing copper atoms constituting the copper seed layer or the like from diffusing into the substrate to contaminate the substrate. The barrier layer is not limited in its material and formation method as long as such a function can be realized. The barrier layer can be formed of, for example, a high melting point metal such as tantalum nitride or tantalum. Specifically, for example, the barrier layer may be formed of, for example, a tantalum nitride or a single layer of tantalum, or a laminated structure of tantalum nitride and tantalum. Each layer of the barrier layer of a single layer or a laminated structure can be formed by sputtering method, for example.

1-3. 구리 시드층 1-3. Copper seed layer

구리 시드층은, 통상적으로는, 다결정이며, 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어진다. 구리 시드층은 2 층일 수도 있고, 3 층 이상이어도 된다. 「소립층」이란 대립층보다 평균 입자 직경이 작은 층을 의미하고, 「대립층」이란 소립층보다 평균 입자 직경이 큰 층을 의미한다. 또한, 「입자 직경」이란 결정 입자의 외접원의 직경을 의미하고, 「평균의 결정 입자 직경」이란 소정 범위에 함유되는 결정 입자의 입자 직경의 평균을 의미한다. 「소립층」, 「대립층」에 함유되는 결정의 입자 직경은 특별히 한정되지 않지만, 예를 들어, 각각 0. 2 ∼ 1㎚ 정도, 0. 1 ∼ 10㎛ 정도이다. 또, 「복수층」이라는 용어에는 인접하는 2층간의 경계면이 명확한 경우뿐만 아니라, 서서히 결정 입자 직경이 변화하여 경계면이 명확하지 않은 경우도 포함된다. 따라서, 예를 들어, 구리 시드층의 하면 (배리어층에 가까운 쪽의 면) 근방에서의 결정 입자 직경이 매우 작고, 또한, 구리 시드층의 상면을 향해 결정 입자 직경이 서서히 커지는 경우도 본 발명의 범위에 포함된다. 소립층의 두께는 바람직하게는 0. 2 ∼ 1㎚ 이며, 더욱 바람직하게는 0. 2 ∼ 0. 6㎚ 이다. 이 범위의 경우, 소립층이 효과적으로 기능을 발휘하기 때문이다. A copper seed layer is usually polycrystalline and consists of multiple layers provided with the small particle layer and an opposing layer from which the crystal grain diameter differs. Two layers may be sufficient as a copper seed layer, and three or more layers may be sufficient as it. The "small particle layer" means a layer having a smaller average particle diameter than the large particle layer, and the "small layer" means a layer having a larger average particle diameter than the small particle layer. In addition, "particle diameter" means the diameter of the circumscribed circle of a crystal grain, and "average crystal grain diameter" means the average of the particle diameter of the crystal grain contained in a predetermined range. Although the particle diameter of the crystal | crystallization contained in a "small particle layer" and an "elastic layer" is not specifically limited, For example, they are about 0.2-1 nm and about 0.1-10 micrometers, respectively. In addition, the term "plural layer" includes not only the case where the interface between two adjacent layers is clear, but also the case where a crystal grain diameter changes gradually and an interface is not clear. Thus, for example, the crystal grain diameter in the vicinity of the lower surface (surface close to the barrier layer) of the copper seed layer is very small, and the crystal grain diameter gradually increases toward the upper surface of the copper seed layer. It is included in a range. The thickness of the small particle layer is preferably 0.2 to 1 nm, more preferably 0.2 to 0.6 nm. This is because the small layer effectively functions in this range.

소립층 및 대립층은 화학 기상 성장법 (CVD 법) (예를 들어, 유기 금속 화학 기상 성장법 (MOCVD 법)) 또는 스퍼터링법 등으로 형성할 수 있다. 소립층 및 대립층은 서로 동일 또는 상이한 방법으로 형성할 수 있다. 상이한 방법으로 형성하는 경우의 예로서, 스퍼터링법으로 소립층을 형성하고, CVD 법으로 대립층을 형성하는 경우나 그 반대의 경우를 들 수 있다. The small layer and the allelic layer can be formed by a chemical vapor deposition method (CVD method) (for example, an organometallic chemical vapor deposition method (MOCVD method)), a sputtering method, or the like. The small layer and the allelic layer can be formed in the same or different ways from each other. As an example in the case of forming by a different method, the case where a small particle layer is formed by sputtering method and an opposing layer is formed by CVD method and vice versa is mentioned.

소립층 및 대립층의 양쪽 모두를 스퍼터링법으로 형성하는 경우, 예를 들어, 제 1 층 형성시에 가하는 에너지 (고주파 전력 등) 를 제 2 층 형성시에 가하는 에너지보다도 작게 했을 때에, 제 1 층이 소립층이 되고, 제 2 층이 대립층이 된다. 이 작용은, 작은 에너지로 스퍼터링을 실시했을 경우, 기판에 도달한 결정 입자가 갖는 에너지가 작아짐으로써 결정 입자의 응집이 일어나기 어려워지기 때문이라고 생각된다. 또, 다른 표현으로, 구리 시드층은 소 에너지 스퍼터링과 대 에너지 스퍼터링을 포함하는 복수의 스퍼터링으로 형성되어 스퍼터링의 개시 시에 소 에너지 스퍼터링을 실시한다. 「소 에너지 스퍼터링」이란 대 에너지 스퍼터링보다 스퍼터링시에 가하는 에너지가 작은 스퍼터링을 의미한다. 「대 에너지 스퍼터링」은 그 반대이다. 이 방법에 의하면, 배리어층에 접촉하여 소립층이 형성된다. 소 에너지 스퍼터링으로부터 대 에너지 스퍼터링으로의 변화는 가하는 에너지를 불연속적으로 변화시켜 행해도 되고, 가하는 에너지를 서서히 변화시켜 행해도 된다. In the case where both the small particle layer and the opposing layer are formed by the sputtering method, for example, when the energy applied at the time of forming the first layer (such as high frequency power) is smaller than the energy applied at the time of forming the second layer, the first layer This small particle layer becomes a 2nd layer and becomes an opposing layer. This action is considered to be because when the sputtering is performed with a small energy, the energy of the crystal grains reaching the substrate becomes smaller, whereby the aggregation of the crystal grains is less likely to occur. In another expression, the copper seed layer is formed of a plurality of sputterings including small energy sputtering and large energy sputtering to effect small energy sputtering at the start of sputtering. "Small energy sputtering" means sputtering that energy applied at the time of sputtering is smaller than large energy sputtering. Large energy sputtering is the opposite. According to this method, a small particle layer is formed in contact with a barrier layer. The change from small energy sputtering to large energy sputtering may be performed by discontinuously changing the energy to be applied, or may be performed by gradually changing the energy to be applied.

또한, 여기에서의 「구리」에는 순수한 구리에 부가적으로, 구리를 함유하는 합금도 포함된다. In addition, the "copper" here includes the alloy containing copper in addition to pure copper.

1-4. 구리 도금층1-4. Copper plating layer

구리 도금층은 상기 구리 시드층을 이용하여 공지된 전해 도금법에 의해 형성할 수 있다. A copper plating layer can be formed by a well-known electroplating method using the said copper seed layer.

1-5. 표면의 구리 도금층 및 구리 시드층의 제거 1-5. Removal of surface copper plating layer and copper seed layer

구리 도금층 및 구리 시드층은, 통상적으로, 기판 전체면에 형성되므로, 홈 또는 구멍 이외의 부분 (표면의 구리 도금층 및 구리 시드층) 을 제거하여 배선층을 형성한다. 본 명세서에 있어서, 「배선층」이라는 용어는 배선과 접속 전극의 적어도 일방을 포함하는 층을 의미한다. 절연막에 홈을 형성한 경우, 배선층은 배선을 포함한다. 절연막에 구멍을 형성한 경우, 배선층은 접속 전극을 포함한다. 절연막에 홈 및 구멍을 형성한 경우, 배선층은 배선 및 접속 전극을 포함한다. Since a copper plating layer and a copper seed layer are normally formed in the whole surface of a board | substrate, the wiring layer is formed by removing parts (surface copper plating layer and copper seed layer) other than a groove | hole or a hole. In this specification, the term "wiring layer" means a layer including at least one of the wiring and the connecting electrode. In the case where the groove is formed in the insulating film, the wiring layer includes wiring. In the case where the hole is formed in the insulating film, the wiring layer includes a connection electrode. When grooves and holes are formed in the insulating film, the wiring layer includes a wiring and a connecting electrode.

또, 이 공정으로, 바람직하게는 표면의 배리어층도 제거한다. 불필요한 구리층 및 표면의 배리어층의 제거는, 예를 들어, 화학 기계 연마법에 의해 행해진다. In this step, the surface barrier layer is also preferably removed. Unnecessary removal of the copper layer and the surface barrier layer is performed by the chemical mechanical polishing method, for example.

2. 제 2 실시 형태2. Second Embodiment

본 발명의 제 2 실시 형태의 반도체 장치는, 기판 상에 절연막, 배리어층, 구리 시드층, 구리 도금층을 이 순서대로 구비하고, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있다. The semiconductor device of the second embodiment of the present invention includes an insulating film, a barrier layer, a copper seed layer, and a copper plating layer in this order on a substrate, and the copper seed layer includes a small layer and an opposing layer having different crystal grain diameters. It consists of a plurality of layers, and the small particle layer is in contact with the barrier layer.

제 1 실시 형태에 대한 설명은 그 취지에 반하지 않는 이상 제 2 실시 형태에 대해서도 적용된다. 이 실시 형태는 열처리시에 일렉트로마이그레이션이 일어나기 어려운 구리층을 갖는다. 본 발명은 본 실시 형태와 같이 배선층의 형성 이외에도 적용 가능하다. The description of the first embodiment also applies to the second embodiment unless the object thereof is contrary. This embodiment has a copper layer in which electromigration hardly occurs during heat treatment. The present invention can be applied in addition to the formation of a wiring layer as in the present embodiment.

실시예Example 1 One

이하, 도 1 ∼ 5 를 참조하여 본 발명의 실시예에 대해 설명한다. 도 1 ∼ 5 는 본 실시예의 반도체 장치의 제조 공정을 나타내는 단면도이다. 도면이나 이하의 기술 중에서 나타내는 형상, 막 두께, 온도, 재료 또는 방법 등은 예시이고, 본 발명의 범위는 도면이나 이하의 기술 중에서 나타내는 것으로 한정되지 않는다.EMBODIMENT OF THE INVENTION Hereinafter, the Example of this invention is described with reference to FIGS. 1-5 is sectional drawing which shows the manufacturing process of the semiconductor device of a present Example. The shape, film thickness, temperature, material, method, etc. which are shown in drawing and the following description are illustrations, and the scope of the present invention is not limited to what is shown in a drawing or the following description.

1. 절연막 형성 공정1. Insulation film formation process

도 1 에 나타내는 바와 같이, 소자 분리 영역 (3) 및 반도체 소자 (도시 생략) 가 형성된 실리콘 등의 반도체 기판 (1) 상에 형성된 층간 절연막 (5) 의 상층부의 일부에 하층 매립 배선 (7) 을 형성한다. 또한, 층간 절연막 (5) 상에 두께 50㎚의 SiN 막 (9) 을 CVD 법에 의해 퇴적시킨 후, 400㎚ 의 FSG 막 (11), 50㎚ 의 SiN 막 (13), 400㎚ 의 FSG 막 (15), 65㎚ 의 SiON 막 (17) 을 각각 CVD 법에 의해 순차 퇴적시킨다. SiN 막 (9) 은 하층 배선 (7) 을 구성하는 금속 원자가 FSG 막 (11) 으로 확산하는 것을 방지하고, SiN 막 (13) 은 다마신 홈 가공시의 드라이 에칭 스토퍼막으로서 기능한다. As shown in FIG. 1, the lower layer buried wiring 7 is provided on a part of the upper layer portion of the interlayer insulating film 5 formed on the semiconductor substrate 1 such as silicon on which the element isolation region 3 and the semiconductor element (not shown) are formed. Form. Further, a 50 nm thick SiN film 9 was deposited on the interlayer insulating film 5 by the CVD method, followed by a 400 nm FSG film 11, a 50 nm SiN film 13, and a 400 nm FSG film. (15) and 65 nm of SiON films 17 were sequentially deposited by the CVD method, respectively. The SiN film 9 prevents the metal atoms constituting the lower layer wiring 7 from diffusing into the FSG film 11, and the SiN film 13 functions as a dry etching stopper film during damascene groove processing.

2. 접속 구멍 및 배선 홈 형성 공정 2. Connection hole and wiring groove forming process

다음으로, 도 2 에 나타나는 바와 같이, 적층된 FSG 막 (11), SiN 막 (13), FSG 막 (15), SiON 막 (17) 에 이미 알려진 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 배선간 접속 구멍 (21) 을 형성한다. 계속해서 접속 구멍 (21) 이 형성된 층간 절연 적층막에 대해서, 이미 알려진 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 상층 배선 홈 (23) 을 형성한 후, 이미 알려진 드라이 에칭 기술을 이용하여 접속 구멍 (21) 저부의 SiN 막 (9) 을 제거함으로써 상층 매립 배선용 홈 및 접속 구멍을 형성한다. Next, as shown in FIG. 2, inter-wiring using photolithography and dry etching techniques already known in the stacked FSG film 11, SiN film 13, FSG film 15, and SiON film 17. The connection hole 21 is formed. Subsequently, for the interlayer insulating laminated film having the connection hole 21 formed thereon, the upper wiring grooves 23 are formed by using a known photolithography technique and a dry etching technique, and then the connection hole ( 21) By removing the bottom SiN film 9, grooves and connection holes for upper-level buried wiring are formed.

3. 배리어층 형성 공정 3. Barrier Layer Forming Process

다음으로, 도 3 에 나타나는 바와 같이, 상층 배선 홈 (23) 및 구멍 (21) 내면을 포함하는 기판 표면에 TaN 으로 이루어지는 배리어층 (25) 을 퇴적시킨다. 배리어층 (25) 은, 예를 들어, Ta 타깃을 이용한 반응성 이온화 스퍼터링법에 의해, Ar 가스 유량 56sccm, N2 가스 유량 36sccm, 압력 4mTorr, 플라즈마 발생용의 고주파 전력 2500W, 기판 온도 100℃의 조건에서 25~35㎚의 막 두께로 형성한다.Next, as shown in FIG. 3, the barrier layer 25 which consists of TaN is deposited on the surface of the board | substrate containing the upper wiring groove 23 and the inner surface of the hole 21. Then, as shown in FIG. The barrier layer 25 is, for example, an Ar gas flow rate of 56 sccm, N 2 by a reactive ionization sputtering method using a Ta target. It is formed in a film thickness of 25 to 35 nm under the conditions of a gas flow rate of 36 sccm, a pressure of 4 mTorr, a high frequency power 2500 W for plasma generation, and a substrate temperature of 100 ° C.

4. 구리 시드층 형성 공정 4. Copper seed layer formation process

다음으로, 도 4 에 나타나는 바와 같이, 배리어층 (25) 상에 구리 시드층 (27) 을 형성한다. 구리 시드층 (27) 은 2 단계의 공정으로 형성된다. 먼저, 구리 타깃을 이용한 셀프 이온화 스퍼터링법으로, Ar 가스 유량 48sccm, 압력 6mTorr, 플라즈마 발생용의 고주파 전력 1000W, 기판 온도 20℃ 에서 약 2 초간 구리층을 형성한다. 이로써, 제 1 구리층 (27a) 이 약 0.4㎚ 형성된다. 다음으로, 동일 진공 하에서 Ar가스 유량 48sccm, 압력 6mTorr, 플라즈마 발생용의 고주파 전력 2400W, AC Bias 50W 의 조건에서, 100 ∼ 150㎚ 의 막 두께로 제 2 구리층 (27b) 을 형성한다. Next, as shown in FIG. 4, the copper seed layer 27 is formed on the barrier layer 25. The copper seed layer 27 is formed by a two step process. First, a copper layer is formed by a self-ionization sputtering method using a copper target at a gas flow rate of 48 sccm, a pressure of 6 mTorr, a high frequency power of 1000 W for plasma generation, and a substrate temperature of 20 ° C. for about 2 seconds. Thereby, about 0.4 nm of 1st copper layers 27a are formed. Next, under the same vacuum, the second copper layer 27b is formed with a film thickness of 100 to 150 nm under the conditions of Ar gas flow rate 48 sccm, pressure 6 mTorr, high frequency power 2400 W for plasma generation, and AC Bias 50 W.

상기 조건에서 형성함으로써 얻어진 구리층의 TEM 사진 (배율 100 만배) 을 도 6 에 나타낸다. 도 6 을 보면, 제 2 구리층 (27b) 에서 입자계 (31) 가 관찰되고, 결정 입자의 입자 직경이 수 ㎛ 의 오더인 것을 알 수 있다. 한편, 제 1 구리층 (27a) 에서 입자계가 관찰되지 않는다. 제 1 구리층 (27a) 에서 입계가 관찰되지 않지만, 별도로 실시한 XRD 측정의 결과로부터 제 1 구리층 (27a) 은 결정 모양인 것이 확인되고 있다. 따라서, 제 1 구리층 (27a) 은 매우 입자 직경이 작은 결정 입자 (대체로 수 ㎚의 오더라고 생각되고 있다) 로 이루어진 것을 알 수 있다. 이와 같이, 제 1 구리층 (27a) 의 입자 직경이 제 2 구리층 (27b) 의 입자 직경 보다 작아진 것은 제 1 구리층 (27a) 형성시에 투입하는 고주파 전력이 작았기 때문에, 구리 원자의 응집이 진행되지 않아 결정이 그다지 성장하지 않았기 때문이라고 생각된다. The TEM photograph (magnification 1 million times) of the copper layer obtained by forming on the said conditions is shown in FIG. 6, it turns out that the particle system 31 is observed in the 2nd copper layer 27b, and the particle diameter of a crystal grain is an order of several micrometers. On the other hand, the particle system is not observed in the first copper layer 27a. Although no grain boundary is observed in the 1st copper layer 27a, it is confirmed from the result of the XRD measurement performed separately that the 1st copper layer 27a is crystalline. Therefore, it turns out that the 1st copper layer 27a consists of crystal grains (it is thought that it is order of several nm in general) with a very small particle diameter. Thus, the particle diameter of the 1st copper layer 27a became smaller than the particle diameter of the 2nd copper layer 27b, Since the high frequency electric power thrown in at the time of forming the 1st copper layer 27a was small, It is considered that the crystals did not grow because the aggregation did not proceed.

5. 구리 도금층 형성 공정5. Copper Plating Layer Forming Process

다음으로, 도 5 에 나타나는 바와 같이, 상기 공정으로 형성된 구리 시드층 (27) 을 전극으로서 이용하고, 전해 도금법에 의해 구멍 (21) 및 홈 (23) 에 구리를 충전함으로써 구리 도금층 (29) 을 형성한다. 그 후, 다음의 CMP 공정에서의 안정화를 목적으로 한 열처리를 압력 100Torr, H2 분위기에서 150℃ 에서 15 분의 조건에서 실시한다. 본 실시예에서는, 배리어층 (25) 상에 결정 입자 직경이 작은 제 1 구리층 (27a) 을 구비하고, 제 1 구리층 (27a) 은 열처리시에 응집하기 어렵기 때문에, 열처리 후에도 배리어층 (25) 과 제 1 구리층 (27a) 의 밀착성이 확보된다. Next, as shown in FIG. 5, the copper plating layer 29 is made by using the copper seed layer 27 formed by the said process as an electrode, and filling the hole 21 and the groove 23 with copper by the electroplating method. Form. Thereafter, a heat treatment is performed for the purpose of stabilization of the following CMP process at the conditions of 15 minutes at 150 ℃ at a pressure 100Torr, H 2 atmosphere. In this embodiment, since the 1st copper layer 27a with a small crystal grain diameter is provided on the barrier layer 25, since the 1st copper layer 27a hardly aggregates at the time of heat processing, a barrier layer (even after heat processing) The adhesion between the 25) and the first copper layer 27a is secured.

6. CMP 공정 6. CMP process

그 후, CMP 법을 이용하여 표면의 구리 도금층 (29), 구리 시드층 (27), 및 배리어층 (25) 을 제거함으로써 구리 매립 배선 및 접속 전극을 포함하는 배선층의 형성을 완료한다. Thereafter, the copper plating layer 29, the copper seed layer 27, and the barrier layer 25 are removed using the CMP method to complete the formation of the wiring layer including the copper buried wiring and the connecting electrode.

또한, 이상의 공정을 필요 금속 배선층수 반복함으로써, 접속 전극으로 전기적으로 접속된 구리 매립 적층 배선을 형성할 수 있다. In addition, by repeating the above steps as necessary metal wiring layers, the copper-embedded laminated wiring electrically connected to the connecting electrodes can be formed.

상기 실시예에서는, 배리어층으로서 TaN 을 사용했을 경우를 설명했는데, 다른 고융점 금속 (예를 들어, Ta, TaSiN, Ti, TiN, TiSiN, W, WN, WSiN, Ru, RuO 등) 을 사용해도 된다. 또, 상기 실시예에서는 스퍼터링법에 의해 제 1 구리층 (27a) 을 형성하는 경우를 예를 들어 설명했는데, 유기 금속 화학 기상 성장법 (MOCVD) 등의 CVD 법에 의해, 배리어층과의 계면에 입자 직경이 작은 제 1 구리층 (27a) 을 형성하는 경우도 마찬가지로, 일렉트로마이그레이션 내성이 향상한다고 생각된다. In the above embodiment, the case where TaN is used as the barrier layer has been described, although other high melting point metals (for example, Ta, TaSiN, Ti, TiN, TiSiN, W, WN, WSiN, Ru, RuO, etc.) may be used. do. Moreover, in the said Example, the case where the 1st copper layer 27a was formed by the sputtering method was mentioned and demonstrated, for example. However, by the CVD method, such as an organometallic chemical vapor deposition method (MOCVD), it is made to interface with a barrier layer. It is thought that electromigration tolerance improves similarly also when forming the 1st copper layer 27a with a small particle diameter.

다음으로, 상기 실시예에서 나타나는 조건에서 제조한 반도체 장치와 종래 기술에 의해 제조한 반도체 장치를 이용하여, 온도 약 230℃ 및 전류 밀도 0.81㎃에서 약 1 MA/㎠의 전류 밀도를 발생시킨 조건에서 일렉트로마이그레이션 내성 실험을 실시했다. 그 결과를 도 7 에 나타낸다.Next, using the semiconductor device manufactured under the conditions shown in the above embodiment and the semiconductor device manufactured according to the prior art, under the condition that a current density of about 1 MA / cm 2 was generated at a temperature of about 230 ° C. and a current density of 0.81 mA. Electromigration tolerance experiments were conducted. The result is shown in FIG.

각각의 시료로부터 모아진 데이터를 사용하여, Log-Log 스케일로 곡선을 플롯했다. X 축은 고장나기까지 스트레스를 준 시간을 나타내고, Y 축은 누적 고장 비율을 나타내고 있다. X 축 상에서의 오른쪽으로의 이동은 일렉트로마이그레이션 내성이 높아지는 것을 의미한다. 종래 조건에서의 데이터는 동그라미로 플롯하여 곡선 (A) 을 따르고 있다. 본 발명에 의한 결과는 삼각형으로 플롯하여 곡선 (B) 을 따르고 있다. Using data collected from each sample, curves were plotted on a Log-Log scale. The X axis represents the stressed time to failure, and the Y axis represents the cumulative failure rate. Movement to the right on the X axis means higher electromigration immunity. Data under conventional conditions is plotted in a circle and following curve (A). The results according to the invention are plotted in triangles and following curve (B).

도 7 을 보면, 곡선 (B) 은 곡선 (A) 의 우측으로 이동하고 있어, 고장까지의 시간이 연장되고 있는 것을 나타내고 있다. 이 증가는 누적 고장 비율의 전체 범위에 걸쳐 관찰된다. 이것은, 본 실시예의 프로세스의 결과로서, 일렉트로마이그레이션 내성이 높아진 것을 나타내고 있다. Looking at FIG. 7, curve B has moved to the right side of curve A, and shows that the time to failure is extended. This increase is observed over the full range of cumulative failure rates. This indicates that the electromigration resistance is increased as a result of the process of the present embodiment.

또한, 이 출원은, 일본 출원 제 2005-58007 호 (출원일 : 2005년 3월 2일) 에 대한 우선권을 주장하고, 이 일본 출원의 내용은 본 명세서에 참조 문헌으로 인용된다.In addition, this application claims priority to Japanese Application No. 2005-58007 (Application Date: March 2, 2005), and the contents of this Japanese application are incorporated herein by reference.

Claims (15)

기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 형성되는 배선층을 갖는 반도체 장치로서, Grooves or holes are formed in the insulating film formed on the substrate, a barrier layer is formed on the obtained substrate, a copper seed layer is formed on the barrier layer, and a copper plating layer is formed by electrolytic plating using this copper seed layer. A semiconductor device having a wiring layer formed by removing a surface copper plating layer and a copper seed layer, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있는, 반도체 장치. The copper seed layer consists of multiple layers provided with the small particle layer and an opposing layer from which the crystal grain diameter differs, and a small particle layer is in contact with a barrier layer. 기판 상에 절연막, 배리어층, 구리 시드층, 구리 도금층을 이 순서대로 구비하고, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있는, 반도체 장치. An insulating film, a barrier layer, a copper seed layer, and a copper plating layer are provided on the substrate in this order, and the copper seed layer is composed of a plurality of layers including a small grain layer and an opposing layer having different crystal grain diameters, and the small grain layer is formed on the barrier layer. The semiconductor device in contact. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 소립층은 그 두께가 0. 2 ∼ 1㎚ 인, 반도체 장치. The small particle layer is a semiconductor device whose thickness is 0.2-1 nm. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 소립층 및 대립층은 화학 기상 성장법 또는 스퍼터링법에 의해 형성되는, 반도체 장치. A small particle layer and a large layer are formed by a chemical vapor deposition method or a sputtering method. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 소립층 및 대립층은 스퍼터링법에 의해 형성되고, 소립층 형성시에 가해지는 에너지는 대립층 형성시에 가해지는 에너지보다 작은, 반도체 장치. A small particle layer and a large layer are formed by sputtering, and the energy applied at the time of forming a small layer is smaller than the energy applied at the time of forming a small layer. 제 1 항에 있어서,The method of claim 1, 표면의 구리 도금층 및 구리 시드층의 제거는 화학 기계 연마법에 의해 실시되는, 반도체 장치. The removal of the copper plating layer and the copper seed layer on the surface is performed by a chemical mechanical polishing method. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 배리어층은 고융점 금속으로 이루어지는, 반도체 장치. The barrier layer is made of a high melting point metal. 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 배선층을 형성하는 공정을 구비하는 반도체 장치의 제조 방법으로서, Grooves or holes are formed in the insulating film formed on the substrate, a barrier layer is formed on the obtained substrate, a copper seed layer is formed on the barrier layer, and a copper plating layer is formed by electrolytic plating using this copper seed layer. A semiconductor device manufacturing method comprising the step of forming a wiring layer by removing a surface copper plating layer and a copper seed layer, 구리 시드층은 결정 입자 직경이 상이한 소립층과 대립층을 구비하는 복수층으로 이루어지고, 소립층은 배리어층에 접촉하고 있는, 반도체 장치의 제조 방법.The copper seed layer consists of multiple layers provided with the small particle layer and an opposing layer from which the crystal grain diameter differs, and a small particle layer is in contact with a barrier layer. 기판 상에 형성된 절연막에 홈 또는 구멍을 형성하고, 얻어진 기판 상에 배리어층을 형성하고, 배리어층 상에 구리 시드층을 형성하고, 이 구리 시드층을 이용하여 전해 도금법에 의해 구리 도금층을 형성하고, 표면의 구리 도금층 및 구리 시드층을 제거함으로써 배선층을 형성하는 공정을 구비하는 반도체 장치의 제조 방법으로서, Grooves or holes are formed in the insulating film formed on the substrate, a barrier layer is formed on the obtained substrate, a copper seed layer is formed on the barrier layer, and a copper plating layer is formed by electrolytic plating using this copper seed layer. A semiconductor device manufacturing method comprising the step of forming a wiring layer by removing a surface copper plating layer and a copper seed layer, 구리 시드층은 소 에너지 스퍼터링과 이보다 가하는 에너지가 큰 대 에너지 스퍼터링을 포함하는 복수의 스퍼터링으로 형성되고, 스퍼터링의 개시 시에 소 에너지 스퍼터링을 실시하는, 반도체 장치의 제조 방법. The copper seed layer is formed of a plurality of sputterings including small energy sputtering and large-energy sputtering having a greater energy applied thereto, and conducts small energy sputtering at the start of sputtering. 기판 상에 절연막, 배리어층, 구리 시드층, 구리 도금층을 이 순서대로 형성하고, 구리 시드층은 소 에너지 스퍼터링과 이보다 가하는 에너지가 큰 대 에너지 스퍼터링을 포함하는 복수의 스퍼터링으로 형성되고, 스퍼터링의 개시 시에 소 에너지 스퍼터링을 실시하는, 반도체 장치의 제조 방법.An insulating film, a barrier layer, a copper seed layer, and a copper plating layer are formed on the substrate in this order, and the copper seed layer is formed of a plurality of sputterings including small energy sputtering and large energy sputtering applied thereto, initiating sputtering. The manufacturing method of the semiconductor device which performs small energy sputtering at the time. 제 8 항에 있어서, The method of claim 8, 소립층은 그 두께가 0. 2 ∼ 1㎚ 인, 반도체 장치의 제조 방법. The small-sized layer is a manufacturing method of the semiconductor device whose thickness is 0.2-1 nm. 제 8 항에 있어서, The method of claim 8, 구리 시드층은 화학 기상 성장법 또는 스퍼터링법에 의해 형성되는, 반도체 장치의 제조 방법. The copper seed layer is formed by a chemical vapor deposition method or a sputtering method. 제 8 항에 있어서, The method of claim 8, 소립층 및 대립층은 스퍼터링법에 의해 형성되고, 소립층 형성시에 가해지는 에너지는 대립층 형성시에 가해지는 에너지보다 작은, 반도체 장치의 제조 방법.A small particle layer and a large layer are formed by sputtering, and the energy applied at the time of forming a small layer is smaller than the energy applied at the time of forming a small layer, The manufacturing method of a semiconductor device. 제 8 항 또는 제 9 항에 있어서,The method according to claim 8 or 9, 표면의 구리 도금층 및 구리 시드층의 제거는 화학 기계 연마법에 의해 실시되는, 반도체 장치의 제조 방법.The removal of the copper plating layer and the copper seed layer on the surface is performed by a chemical mechanical polishing method. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,The method according to any one of claims 8 to 10, 배리어층은 고융점 금속으로 이루어지는, 반도체 장치의 제조 방법. The barrier layer is made of a high melting point metal.
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