KR100895512B1 - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 제1 및 제2 메모리 셀 어레이 영역, 제1 및 제2 센스 회로 영역이 정의된 기판으로, 제1 메모리 셀 어레이 영역은 제1 측에 배치되고, 제2 메모리 셀 어레이 영역은 제2 측에 배치되고, 제1 및 제2 센스 회로 영역은 제1 메모리 셀 어레이 영역과 제2 메모리 셀 어레이 영역 사이에 배치되되, 제1 센스 회로 영역은 제1 측에 배치되고, 제2 센스 회로 영역은 제2 측에 배치된 기판, 제1 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 비트 라인, 제2 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 상보 비트 라인, 제1 센스 회로 영역에 형성되고, 제1 비트 라인 및 제1 상보 비트 라인을 각각 제1 입출력 라인 및 제1 상보 입출력 라인과 선택적으로 커플링시키는 제1 및 제2 컬럼 선택 트랜지스터, 및 제2 센스 회로 영역에 형성되고, 제2 비트 라인 및 제2 상보 비트 라인을 각각 제2 입출력 라인 및 제2 상보 입출력 라인과 선택적으로 커플링시키는 제3 및 제4 컬럼 선택 트랜지스터를 포함한다.
오픈 비트 라인 구조, 컬럼 선택 트랜지스터
Description
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개념도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로를 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로를 설명하기 위한 개념적 배치도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로에서 액티브, 웰만을 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로에서 액티브, 웰, 게이트, 컨택만을 도시한 것이다.
도 6a 내지 도 6c는 도 5의 일부분을 각각 자세히 표시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로의 레이아웃도이다.
도 8은 도 7에서 비트 라인 및 상보 비트 라인만을 별도로 도시한 것이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로를 설명하기 위한 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로를 설명하기 위한 개념적 배치도이다.
(도면의 주요부분에 대한 부호의 설명)
10_1, 10_2 : 제1 및 제2 메모리 셀 어레이
20_1~20_4 : 제1 내지 제4 센스 회로 영역
110_1~110_4 : P형 센스 앰프 120_1~120_4 : N형 센스 앰프
130_1~130_4 : 이퀄라이저 140_1~140_4 : 컬럼 선택기
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 오픈 비트 라인 구조를 갖는 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치는 폴디드 비트 라인 구조(folded bit line structure)를 기본으로 하여 발전하여 왔다. 폴디드 비트 라인 구조는 비트 라인과 상보 비트 라인이 모두 동일한 메모리 셀 어레이에 위치하므로, 워드 라인과의 커플링 노이즈가 비트 라인과 상보 비트 라인에서 동일한 양으로 발생한다. 이러한 커먼 모드 노이즈(common mode noise)는 센스 앰프의 차동 증폭 동작에 의해 모두 제거되는 장점이 있다. 그러나, 폴디드 비트 라인 구조에서 메모리 셀의 크기를 줄 이는 것은 한계가 있으므로, 최근에는 집적도를 향상시키기 위해 오픈 비트 라인 구조(open bit line structure)에 대한 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 센싱 감도가 향상된 오픈 비트 라인 구조를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 일 태양은 제1 및 제2 메모리 셀 어레이 영역, 제1 및 제2 센스 회로 영역이 정의된 기판으로, 제1 메모리 셀 어레이 영역은 제1 측에 배치되고, 제2 메모리 셀 어레이 영역은 제2 측에 배치되고, 제1 및 제2 센스 회로 영역은 제1 메모리 셀 어레이 영역과 제2 메모리 셀 어레이 영역 사이에 배치되되, 제1 센스 회로 영역은 제1 측에 배치되고, 제2 센스 회로 영역은 제2 측에 배치된 기판, 제1 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 비트 라인, 제2 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 상보 비트 라인, 제1 센스 회로 영역에 형성되고, 제1 비트 라인 및 제1 상보 비트 라인을 각각 제1 입출력 라인 및 제1 상보 입출력 라인과 선택적으로 커플링시키는 제1 및 제2 컬럼 선택 트랜지스터, 및 제2 센스 회로 영역에 형성되고, 제2 비트 라인 및 제2 상보 비트 라인을 각각 제2 입출력 라인 및 제2 상보 입출력 라인과 선택적으로 커플링시키는 제3 및 제4 컬럼 선택 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 제1 및 제2 메모리 셀 어레이 영역, 제1 및 제2 센스 회로 영역이 정의된 기판으로, 제1 메모리 셀 어레이 영역은 제1 측에 배치되고, 제2 메모리 셀 어레이 영역은 제2 측에 배치되고, 제1 및 제2 센스 회로 영역은 제1 메모리 셀 어레이 영역과 제2 메모리 셀 어레이 영역 사이에 배치되되, 제1 센스 회로 영역은 제1 측에 배치되고, 제2 센스 회로 영역은 제2 측에 배치된 기판, 제1 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 비트 라인, 제2 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 상보 비트 라인, 제1 센스 회로 영역에 형성되고, 다수의 제1 도전형의 센싱 트랜지스터를 포함하여 제1 비트 라인 및 제1 상보 비트 라인의 전압차를 증폭하는 제1 센스 앰프, 및 제2 센스 회로 영역에 형성되고, 다수의 제1 도전형의 센싱 트랜지스터를 포함하여 제2 비트 라인과 제2 상보 비트 라인의 전압차를 증폭하는 제2 센스 앰프를 포함하되, 제1 센스 앰프 및 제2 센스 앰프는 하나의 제2 도전형의 웰에 형성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 제1 및 제2 메모리 셀 어레이 영역, 제1 및 제2 센스 회로 영역이 정의된 기판으로, 제1 메모리 셀 어레이 영역은 제1 측에 배치되고, 제2 메모리 셀 어레이 영역은 제2 측에 배치되고, 제1 및 제2 센스 회로 영역은 제1 메모리 셀 어레이 영역과 제2 메모리 셀 어레이 영역 사이에 배치되되, 제1 센스 회로 영역은 제1 측에 배치되고, 제2 센스 회로 영역은 제2 측에 배치된 기판, 제1 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 비트 라인, 제2 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 상보 비트 라인, 제1 센스 회로 영역 내의 제1 공통 액티브에 형성된 다수의 제1 도전형의 센싱 트랜지스터를 포함하여 제1 비트 라인 및 제1 상보 비트 라인의 전압차를 증폭하는 제1 센스 앰프, 및 제2 센스 회로 영역 내의 제2 공통 액티브에 형성된 다수의 제1 도전형의 센싱 트랜지스터를 포함하여 제2 비트 라인과 제2 상보 비트 라인의 전압차를 증폭하는 제2 센스 앰프를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 비트 라인 및 상보 비트 라인, 전압 라인, 비트 라인과 전압 라인 사이에 커플링된 제1 센싱 트랜지스터와, 상보 비트 라인과 전압 라인 사이에 커플링된 제2 센싱 트랜지스터를 포함하는 센스 앰프, 및 비트 라인과 전압 라인 사이에 커플링된 제1 이퀄라이징 트랜지스터와, 상보 비트 라인과 전압 라인 사이에 커플링된 제2 이퀄라이징 트랜지스터를 포함하는 이퀄라이저를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 도 1 내지 도 11를 참조함으로써 잘 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개념도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 제1 및 제2 메모리 셀 어레이(10_1, 10_2), 제1 내지 제4 센스 회로 영역(20_1~20_4)을 포함한다. 도면 상에는 설명의 편의를 위해서 4개의 센스 회로 영역만을 도시하였으나, 반도체 메모리 장치는 필요에 따라 더 많은 수의 센스 회로 영역을 구비할 수 있다.
특히, 본 발명의 실시예들에 따른 반도체 메모리 장치는 오픈 비트 라인 구조(open bit line structure)를 갖는다. 따라서, 도 1에 도시된 바와 같이, 비트 라인(BL0~BL3)과 상보 비트 라인(BLB0~BLB3)이 서로 다른 메모리 셀 어레이(10_1, 10_2)에 배치되어 있다. 즉, 비트 라인(BL0~BL3)은 제1 메모리 셀 어레이(10_1) 내에 배치된 다수의 메모리 셀(미도시)과 커플링어 있고, 상보 비트 라인(BLB0~BLB3)은 제2 메모리 셀 어레이(10_2) 내에 배치된 다수의 메모리 셀(미도시)과 커플링되어 있다.
또한, 제1 내지 제4 센스 회로(20_1~20_4)는 각각 제1 및 제2 셀 어레이(10_1, 10_2) 내에 배치된 다수의 메모리 셀에 저장된 데이터를 센싱하기 위한 회로들이고, 이러한 동작을 하기 위해 각 센스 회로(20_1~20_4)는 P형 센스 앰프, N형 센스 앰프, 이퀄라이저, 컬럼 선택기 등을 포함할 수 있다. 구체적으로, 제1 센스 회로(20_1)는 비트 라인(BL0) 및 상보 비트 라인(BLB0)과 커플링되어, 비트 라인(BL0) 또는 상보 비트 라인(BLB0)과 커플링된 메모리 셀에 저장된 데이터를 센싱한다. 제2 센스 회로(20_2)는 비트 라인(BL1) 및 상보 비트 라인(BLB1)과 커플링되어, 비트 라인(BL1) 또는 상보 비트 라인(BLB1)과 커플링된 메모리 셀에 저장된 데이터를 센싱한다. 제3 센스 회로(20_3)는 비트 라인(BL2) 및 상보 비트 라 인(BLB2)과 커플링되어, 비트 라인(BL2) 또는 상보 비트 라인(BLB2)과 커플링된 메모리 셀에 저장된 데이터를 센싱한다. 제4 센스 회로(20_4)는 비트 라인(BL3) 및 상보 비트 라인(BLB3)과 커플링되어, 비트 라인(BL3) 또는 상보 비트 라인(BLB3)과 커플링된 메모리 셀에 저장된 데이터를 센싱한다.
그런데, 제1 메모리 셀 어레이(10_1)가 제1 측(예를 들어, 좌측)(S1)에 배치되고, 제2 메모리 셀 어레이(10_2)가 제2 측(예를 들어, 우측)(S2)에 배치되어 있을 때, 제1 내지 제4 센스 회로(20_1~20_4)는 제1 메모리 셀 어레이(10_1)와 제2 메모리 셀 어레이(10_2) 사이에 배치되되, 제1 및 제3 센스 회로(20_1, 20_3)는 제1 측(S1)에 배치되고, 제2 및 제4 센스 회로(20_2, 20_4)는 제2 측(S2)에 배치된다.
자세한 구성 및 동작에 대해서는 도 2 내지 도 8을 참조하여 후술한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로를 설명하기 위한 회로도이다.
도 2를 참조하면, 각 센스 회로(20_1~20_4)는 P형 센스 앰프(110_1~110_4), N형 센스 앰프(120_1~120_4), 이퀄라이저(130_1~130_4), 컬럼 선택기(140_1~140_4) 등을 포함한다.
비트 라인 센스 앰프(110_1~110_4, 120_1~120_4)는 P형 센스 앰프(110_1~110_4)와 N형 센스 앰프(120_1~120_4)를 포함하여, 비트 라인(BL0~BL3)과 상보 비트 라인(BLB0~BLB3)의 전압차를 증폭한다.
구체적으로 설명하면, 제1 측(S1)에 배치된 P형 센스 앰프(예를 들어, 110_1)는 비트 라인(BL0)과 전압 라인(LA) 사이에 커플링되고 상보 비트 라인(BLB0)의 전압 레벨에 따라 턴온되는 제1 도전형(예를 들어, P형)의 센싱 트랜지스터(MP1)와, 상보 비트 라인(BLB0)과 전압 라인(LA) 사이에 커플링되고 비트 라인(BL0)의 전압 레벨에 따라 턴온되는 제1 도전형의 센싱 트랜지스터(MP2)를 포함한다. 제1 측(S1)에 배치된 N형 센스 앰프(예를 들어, 120_1)은 비트 라인(BL0)과 전압 라인(LAB) 사이에 커플링되고 상보 비트 라인(BLB0)의 전압 레벨에 따라 턴온되는 제2 도전형(예를 들어, N형)의 센싱 트랜지스터(MN1)와, 상보 비트 라인(BLB0)과 전압 라인(LAB) 사이에 커플링되고 비트 라인(BL0)의 전압 레벨에 따라 턴온되는 제2 도전형의 센싱 트랜지스터(MN2)를 포함한다. 이와 유사하게, 제2 측(S2)에 배치된 P형 센스 앰프(예를 들어, 110_2)는 제1 도전형의 센싱 트랜지스터(MP11, MP12)를 포함한다. 제2 측(S2)에 배치된 N형 센스 앰프(예를 들어, 120_2)는 제2 도전형의 센싱 트랜지스터(MN11, MN12)를 포함한다.
이퀄라이저(130_1~130_4)는 비트 라인(BL0~BL3)과 상보 비트 라인(BLB0~BLB3)을 소정 전압 레벨로 프리차지한다. 특히, 본 발명에서, 이퀄라이저(130_1~130_4)는 전압 라인(LAB)과 커플링되어 있으므로, 비트 라인(BL0~BL3)과 상보 비트 라인(BLB0~BLB3)은 전압 라인(LAB)의 전압 레벨로 프리차지될 수 있다. 전압 라인(LAB)은 1/2VINT 레벨일 수 있다. 결국, 이퀄라이저(130_1~130_4)와 N형 센스 앰프(120_1~120_4)는 동일한 전압 라인(LAB)에 커플링되어 있으므로, 이퀄라이저(130_1~130_4)와 N형 센스 앰프(120_1~120_4)가 서로 다른 전압 라인에 커플링되는 경우보다 레이아웃 면적을 감소시킬 수 있다(도 5, 도 6a 내지 도 6c 참조).
또한, 도면에서는 이퀄라이저(130_1~130_4)와 N형 센스 앰프(120_1~120_4)가 전압 라인(LAB)에 커플링되어 있는 것만을 도시하였으나, 전압 라인(LA)에 커플링되어 있을 수도 있다.
구체적으로, 제1 측(S1)에 배치된 이퀄라이저(예를 들어, 130_1)는 비트 라인(BL0)과 전압 라인(LAB) 사이에 커플링된 제2 도전형(예를 들어, N형)의 이퀄라이징 트랜지스터(MN3)와, 상보 비트 라인(BLB0)과 전압 라인(LAB) 사이에 커플링된 제2 도전형의 이퀄라이징 트랜지스터(MN4)와, 비트 라인(BL0)과 상보 비트 라인(BLB0) 사이에 커플링된 이퀄라이징 트랜지스터(MN5)를 포함한다. 이퀄라이징 트랜지스터(MN3, MN4, MN5)는 모두 이퀄라이징 신호(PEQijB)에 응답하여 턴온된다. 이와 유사하게, 제2 측(S2)에 배치된 이퀄라이저(예를 들어, 130_2)는 제2 도전형의 이퀄라이징 트랜지스터(MN13, MN14, MN15)를 포함한다.
컬럼 선택기(140_1~140_4)는 비트 라인(BL0~BL3) 및 상보 비트 라인(BLB0~BLB3)을 각각 입출력 라인(IO0, IO1) 및 상보 입출력 라인(IOB0, IOB1)과 선택적으로 커플링시킨다.
구체적으로, 제1 측(S1)에 배치된 컬럼 선택기(예를 들어, 140_1)는 비트 라인(BL0)과 입출력 라인(IO0) 사이에 커플링된 제2 도전형(예를 들어, N형)의 컬럼 선택 트랜지스터(MN6)와, 상보 비트 라인(BLB0)과 입출력 라인(IOB0) 사이에 커플링된 제2 도전형의 컬럼 선택 트랜지스터(MN7)를 포함할 수 있다. 이와 유사하게, 제2 측(S2)에 배치된 컬럼 선택기(예를 들어, 140_2)는 제2 도전형의 컬럼 선택 트랜지스터(MN16, MN17)를 포함한다.
여기서, 제1 측(S1) 및 제2 측(S2)에 배치된 컬럼 선택기(140_1, 140_2)는 동일한 컬럼 선택 신호(CSL0)를 제공받아 동작할 수 있다. 즉, 제1 측(S1)에 배치된 센스 회로(예를 들어, 30_1)와 제2 측(S2)에 배치된 센스 회로(예를 들어, 30_2)가 동시에 동작하여 데이터를 동시에 출력할 수 있다.
이하에서, 도 2, 도 3 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로의 레이아웃을 설명한다. 여기서는, 설명의 편의상 제1 및 제2 센스 회로를 위주로 설명하나, 본 발명이 속하는 기술의 당업자는 도면을 통해서 제3 및 제4 센스 회로에 대해서도 명확한 이해가 가능할 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로를 설명하기 위한 개념적 배치도이다. 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로에서 액티브, 웰만을 도시한 것이다. 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로에서 액티브, 웰, 게이트, 컨택만을 도시한 것이고, 도 6a 내지 도 6c는 설명의 편의를 위해서 도 5의 일부분을 각각 자세히 표시한 도면이다. 도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로의 레이아웃도이다. 도 8은 도 7에서 비트 라인 및 상보 비트 라인만을 별도로 도시한 것이다.
우선, 도 3을 참조하면, 기판에는 제1 및 제2 셀 어레이 영역(미도시, 도 1 참조), 제1 내지 제4 센스 회로 영역(200_1~200_4)이 정의되어 있다. 구체적으로, 제1 메모리 셀 어레이 영역이 제1 측(예를 들어, 좌측)(S1)에 배치되고, 제2 메모리 셀 어레이 영역이 제2 측(예를 들어, 우측)(S2)에 배치되어 있을 때, 제1 내지 제4 센스 회로 영역(200_1~200_4)은 제1 메모리 셀 어레이 영역과 제2 메모리 셀 어레이 영역 사이에 배치되되, 제1 및 제3 센스 회로 영역(200_1, 200_3)은 제1 측(S1)에 배치되고, 제2 및 제4 센스 회로 영역(200_2, 200_4)은 제2 측(S2)에 배치된다.
각 센스 회로 영역(200_1~200_4)은 P형 센스 앰프 영역(210_1~210_4), N형 센스 앰프 영역(220_1~220_4), 이퀄라이저 영역(230_1~230_4), 컬럼 선택기 영역(240_1~240_4)을 포함한다. 도면에서와 같이 N형 센스 앰프 영역(220_1, 220_3), P형 센스 앰프 영역(210_1, 210_3), P형 센스 앰프 영역(210_2, 210_4), N형 센스 앰프 영역(230_2, 230_4) 순서로 배치되어 있을 수 있으나, 본 발명의 권리 범위가 이에 한정되는 것은 아니다. 즉, 각 영역(210_1~210_4, 220_1~220_4, 230_1~230_4, 240_1~240_4)은 순서가 바뀌어 있어도 무방하다.
도 3에서 지칭하는 각 영역(210_1~210_4, 220_1~220_4, 230_1~230_4, 240_1~240_4)은 각 기능 블록이 형성되는 영역을 의미할 뿐, 각 기능 블록이 형성되는 액티브가 서로 분리되어 있음을 의미하는 것은 아니다. 즉, 도 3에서 지칭하는 각 영역(210_1~210_4, 220_1~220_4, 230_1~230_4, 240_1~240_4)은 기능적인 의미에서의 구분일 뿐, 물리적인 의미에서의 구분은 아니다. 구체적으로 설명하면, 도 4 내지 도 7에서 도시된 바와 같이, 서로 다른 기능 블록이 동일한 액티브 내에 형성될 수도 있고(예를 들어, 이퀄라이저 트랜지스터와 컬럼 선택 트랜지스터가 동 일한 액티브에 형성됨), 서로 다른 센스 회로로 구분되는 기능 블록이 동일한 액티브 내에 형성될 수도 있다(예를 들어, 제1 센스 회로의 P형 센스 앰프와 제3 센스 회로의 P형 센스 앰프가 동일한 액티브에 형성됨).
우선, 도 4를 참조하면, 제1 도전형의 기판 내에 제1 내지 제4 공통 액티브(CACT1~CACT4), 제1 내지 제4 액티브(ACT1~ACT4), 제1 및 제2 연결 액티브(LACT1, LACT2)가 정의되어 있다. 제1 연결 액티브(LACT1)는 제1 액티브(ACT1)와 제2 공통 액티브(CACT2)를 연결하고, 제2 연결 액티브(LACT2)는 제3 액티브(ACT3)와 제4 공통 액티브(CACT4)를 연결하게 된다. 특히, 제1 및 제3 공통 액티브(CACT1, CACT3)는 하나의 제2 도전형의 웰(W) 내에 정의되어 있을 수 있다. 또한, 도면에서는 제1 측(S1)에서 제2 측(S2)으로의 배치 순서가 제2 공통 액티브(CACT2), 제1 공통 액티브(CACT1), 제3 공통 액티브(CACT3), 제4 공통 액티브(CACT4)로 되어 있으나, 이에 한정되는 것은 아니다.
도 2, 도 5, 도 6a 내지 도 6c를 참조하면, 제1 내지 제4 센스 회로 영역(200_1~200_4)은 도 5에 도시된 것처럼 구분될 수 있다.
또한, 제1 내지 제4 공통 액티브(CACT1~CACT4)에는 각각 다수의 센싱 트랜지스터들이 형성된다. 구체적으로, 제1 공통 액티브(CACT1)에는 P형 센스 앰프(110_1)를 구성하는 제1 도전형의 센싱 트랜지스터(MP1, MP2)가 형성되고, 제2 공통 액티브(CACT2)에는 N형 센스 앰프(120_1)를 구성하는 제2 도전형의 센싱 트랜지스터(MN1, MN2)가 형성된다. 제3 공통 액티브(CACT3)에는 P형 센스 앰프(110_2)를 구성하는 제1 도전형의 센싱 트랜지스터(MP11, MP12)가 형성되고, 제4 공통 액 티브(CACT4)에는 N형 센스 앰프(120_2)를 구성하는 제2 도전형의 센싱 트랜지스터(MN11, MN12)가 형성된다.
그런데, 제1 및 제3 공통 액티브(CACT1, CACT3)는 하나의 웰(W) 내에 정의되어 P형 센스 앰프(110_1~110_4)가 형성되는 하나의 웰(W) 내에 형성되기 때문에, 각 P형 센스 앰프가 각각의 웰 내에 형성되는 경우에 비해서 레이아웃 면적을 줄일 수 있다.
그런데, 센싱 트랜지스터(MP1, MP2, MP11, MP12)의 게이트(G1, G2, G11, G12), 센싱 트랜지스터(MN1, MN2, MN11, MN12)의 게이트(G3, G4, G13, G14)는 직선 형태가 아닌 곡선 형태를 갖고 있다. 이와 같이 함으로써, 각 센싱 트랜지스터(MP1, MP2, MP11, MP12, MN1, MN2, MN11, MN12)의 드레인은 분리시키고(isolated), 소오스는 서로 공통으로 사용하게 된다. 도면에는 도시하지 않았으나, 제1 및 제3 공통 액티브(CACT1, CACT3) 내의 소오스는 전압 라인(LA)과 커플링되어 있고, 제2 및 제4 공통 액티브(CACT2, CACT4) 내의 소오스는 전압 라인(LAB)와 커플링되어 있다.
이와 같이, P형 센스 앰프(예를 들어, 110_1)를 구성하는 2개의 센싱 트랜지스터(MP1, MP2)가 하나의 공통 액티브(CACT1) 내에 형성되어 있어, 2개의 센싱 트랜지스터(MP1, MP2)가 서로 상당히 가까운 위치에 배치된다. N형 센스 앰프(예를 들어, 120_1)를 구성하는 2개의 센싱 트랜지스터(MN1, MN2)가 하나의 공통 액티브(CACT2) 내에 형성되어 있음으로써, 2개의 센싱 트랜지스터(MN1, MN2)가 서로 상당히 가까운 위치에 배치된다.
제1 내지 제4 액티브(ACT1~ACT4)에는 각각 다수의 컬럼 선택 트랜지스터들이 형성된다. 구체적으로, 제1 액티브(ACT1)에는 제2 도전형의 컬럼 선택 트랜지스터(MN7)가 형성되고, 제2 액티브(ACT2)에는 제2 도전형의 컬럼 선택 트랜지스터(MN6)가 형성되고, 제3 액티브(ACT3)에는 제2 도전형의 컬럼 선택 트랜지스터(MN16)가 형성되고, 제4 액티브(ACT4)에는 제2 도전형의 컬럼 선택 트랜지스터(MN17)이 형성된다.
본 발명에서는, 컬럼 선택 트랜지스터(예를 들어, MN6, MN7)이 서로 가까운 위치에 배치될 수 있도록, 제1 액티브(ACT1) 및 제2 액티브(ACT2)를 바로 인접하게 배치될 수 있다. 여기서, 바로 인접하게 배치된다는 의미는 중간에 다른 액티브가 개제되지 않는다는 의미이다. 또한, 컬럼 선택 트랜지스터(MN6, MN7)는 제1 및 제2 액티브(ACT1, ACT2)를 가로지르는 공통 게이트(G6)를 통해서 서로 커플링될 수 있다. 이와 같은 구성으로 인해, 컬럼 선택 트랜지스터(MN6, MN7)는 서로 상당히 가까운 위치에 배치되게 된다.
또한, 제1 액티브(ACT1)와 연결 액티브(LACT1)에는 제2 도전형의 이퀄라이징 트랜지스터(MN3, MN4, MN5)가 더 형성되고, 제4 액티브(ACT4)와 연결 액티브(LACT2)에는 제2 도전형의 이퀄라이징 트랜지스터(MN13, MN14, MN15)가 더 형성될 수 있다. 이퀄라이징 트랜지스터(MN3, MN4, MN5)는 공통 게이트(G7)를 통해서 서로 커플링될 수 있고, 이퀄라이징 트랜지스터(MN13, MN14, MN15)는 공통 게이트(G17)를 통해서 서로 커플링될 수 있다.
여기서, 연결 액티브(LACT1)는 제2 공통 액티브(CACT2)와 제1 액티브(ACT1) 를 연결하고 있으므로, 전압 라인(LAB)은 이퀄라이징 트랜지스터(MN3, MN4)와도 커플링된다. 연결 액티브(LACT2)는 제4 공통 액티브(CACT4)와 제2 액티브(ACT2)를 연결하고 있으므로, 전압 라인(LAB)은 이퀄라이징 트랜지스터(MN13, MN14)와도 커플링된다.
도 2, 도 5, 도 7 및 도 8을 참조하면, 비트 라인(BL0, BL2)는 각각 제1 및 제3 센스 회로 영역(200_1, 200_3)까지 연장되어 형성되고, 비트 라인(BL1, BL3)은 각각 제1 및 제3 센스 회로 영역(200_1, 200_3)을 가로질러 제2 및 제4 센스 회로 영역(200_2, 200_4)까지 연장되어 형성된다.
반면, 상보 비트 라인(BLB1, BLB3)은 각각 제2 및 제4 센스 회로 영역(200_2, 200_4)까지 연장되어 형성되고, 상보 비트 라인(BLB0, BLB2)은 각각 제2 및 제4 센스 회로 영역(200_2, 200_4)을 가로질러 제1 및 제3 센스 회로 영역(200_1, 200_3)까지 연장되어 형성된다.
즉, 본 발명의 일 실시예에서, 비트 라인(BL0~BL3), 상보 비트 라인(BLB0~BLB3) 각각은 하나의 도전 라인(폴리 실리콘, 금속 실리사이드 또는, 금속)으로 구성되어 있다. 따라서, 비트 라인(BL0, BL3), 상보 비트 라인(BLB0~BLB3)의 저항이 일정하게 된다.
2개의 컬럼 선택 트랜지스터(예를 들어, MN6, MN7)를 바로 인접하게 배치되고, P형 센스 앰프(예를 들어, 110_1)를 구성하는 센싱 트랜지스터(MP1, MP2)를 하나의 공통 액티브(CACT1)에 형성함으로써 센싱 트랜지스터(MP1, MP2)가 상당히 가까운 위치에 배치되고, N형 센스 앰프(예를 들어, 120_1)를 구성하는 센싱 트랜지스터(MN1, MN2)를 하나의 공통 액티브(CACT2)에 형성함으로써 센싱 트랜지스터(MN1, MN2)가 상당히 가까운 위치에 배치된다. 이와 같이 하면, 센싱 감도를 향상시킬 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로를 설명하기 위한 회로도이다. 도 2 내지 도 8과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 이퀄라이저(131_1~131_4)와 N형 센스 앰프(121_1~121_4)가 별도의 전압 라인에 커플링되어 있다는 점이 다르다. 즉, 이퀄라이저(131_1~131_4)는 전압 라인(VBL)에 커플링되어 있고, N형 센스 앰프(121_1~121_4)는 전압 라인(LAB)에 커플링되어 있다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치 역시 도 5와 유사한 형태로 레이아웃을 구성할 수 있으나, 일 실시예보다 레이아웃 면적은 커질 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치에서 사용되는 센스 회로를 설명하기 위한 개념적 배치도이다. 도 2 내지 도 8과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 P형 센스 앰프 영역(210_1, 210_3), N형 센스 앰프 영역(220_1, 220_3), N형 센스 앰프 영역(220_2, 220_4), P형 센스 앰프 영역(210_2, 210_4) 순서로 배치되어 있다는 점이 일 실시예와 다르다. 이와 같은 경우, P형 센스 앰프 영역(210_1, 210_3)와 P형 센스 앰프 영역(210_2, 210_4)가 서로 이격되어 있어 제2 도전형의 웰을 공유할 수 없으므로, 일 실시예보다 레이아웃 면적은 커질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치에 따르면, 센싱 감도가 증가된다.
Claims (23)
- 제1 및 제2 메모리 셀 어레이 영역, 제1 및 제2 센스 회로 영역이 정의된 기판으로, 상기 제1 메모리 셀 어레이 영역은 제1 측에 배치되고, 상기 제2 메모리 셀 어레이 영역은 제2 측에 배치되고, 상기 제1 및 제2 센스 회로 영역은 상기 제1 메모리 셀 어레이 영역과 상기 제2 메모리 셀 어레이 영역 사이에 배치되되, 상기 제1 센스 회로 영역은 상기 제1 측에 배치되고, 상기 제2 센스 회로 영역은 상기 제2 측에 배치된 기판;상기 제1 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 비트 라인;상기 제2 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 상보 비트 라인;상기 제1 센스 회로 영역에 형성되고, 상기 제1 비트 라인 및 상기 제1 상보 비트 라인을 각각 제1 입출력 라인 및 제1 상보 입출력 라인과 선택적으로 커플링시키는 제1 및 제2 컬럼 선택 트랜지스터; 및상기 제2 센스 회로 영역에 형성되고, 상기 제2 비트 라인 및 상기 제2 상보 비트 라인을 각각 제2 입출력 라인 및 제2 상보 입출력 라인과 선택적으로 커플링시키는 제3 및 제4 컬럼 선택 트랜지스터를 포함하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 제1 센스 회로 영역은 제1 및 제2 액티브를 포함하되, 상기 제1 액티브에는 상기 제1 컬럼 선택 트랜지스터가 형성되고, 상기 제2 액티브에는 상기 제2 컬럼 선택 트랜지스터가 형성되는 반도체 메모리 장치.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2항에 있어서,상기 제1 및 제2 컬럼 선택 트랜지스터는 상기 제1 및 제2 액티브를 가로지르는 공통 게이트에 의해 서로 커플링되는 반도체 메모리 장치.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 2항에 있어서,상기 제1 액티브에는 상기 제1 비트 라인 및 상기 제1 상보 비트 라인의 전압 레벨을 이퀄라이징하는 이퀄라이징 트랜지스터가 더 형성되는 반도체 메모리 장치.
- 제 1항에 있어서,상기 제1 센스 회로 영역은 제1 공통 액티브를 포함하되, 상기 제1 공통 액티브에는 제1 센스 앰프를 구성하는 다수의 제1 도전형의 센싱 트랜지스터가 형성되는 반도체 메모리 장치.
- 제 1항 또는 제 5항에 있어서,상기 제1 센스 회로 영역은 제2 공통 액티브를 포함하되, 상기 제2 공통 액 티브에는 제2 센스 앰프를 구성하는 다수의 제2 도전형의 센싱 트랜지스터가 형성되는 반도체 메모리 장치.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 6항에 있어서,상기 제1 센스 회로 영역은 제1 액티브 및 연결 액티브를 포함하되, 상기 연결 액티브는 상기 제1 액티브와 상기 제2 공통 액티브를 연결하고, 상기 제1 액티브 및 상기 연결 액티브에는 상기 제1 비트 라인 및 상기 제1 상보 비트 라인의 전압 레벨을 이퀄라이징하는 이퀄라이징 트랜지스터가 형성되고, 반도체 메모리 장치.
- 제 1항에 있어서,상기 제1 센스 회로 영역은 제1 및 제2 공통 액티브를 포함하되, 상기 제1 공통 액티브에는 제1 센스 앰프를 구성하는 다수의 제1 도전형의 센싱 트랜지스터가 형성되고, 상기 제2 공통 액티브에는 제2 센스 앰프를 구성하는 다수의 제2 도전형의 센싱 트랜지스터가 형성되고,상기 제2 센스 회로 영역은 제3 및 제4 공통 액티브를 포함하되, 상기 제3 공통 액티브에는 제3 센스 앰프를 구성하는 다수의 제1 도전형의 센싱 트랜지스터가 형성되고, 상기 제4 공통 액티브에는 제4 센스 앰프를 구성하는 다수의 제2 도전형의 센싱 트랜지스터가 형성되는 반도체 메모리 장치.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제1 측에서 제2 측으로의 배치 순서는 상기 제2 공통 액티브, 상기 제1 공통 액티브, 상기 제3 공통 액티브, 상기 제4 공통 액티브인 반도체 메모리 장치.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 8항에 있어서,상기 제1 공통 액티브 및 제3 공통 액티브는 하나의 제2 도전형 웰 내에 배치된 반도체 메모리 장치.
- 제 1항에 있어서,상기 제1 비트 라인은 상기 제1 센스 회로 영역까지 연장되어 형성되고, 상기 제1 상보 비트 라인은 상기 제2 센스 회로 영역을 가로질러 상기 제1 센스 회로 영역까지 연장되어 형성된 반도체 메모리 장치.
- 제 1항 또는 제11항에 있어서,상기 제2 비트 라인은 상기 제1 센스 회로 영역을 가로질러 상기 제2 센스 회로 영역까지 연장되어 형성되고, 상기 제2 상보 비트 라인은 상기 제2 센스 회로 영역까지 연장되어 형성된 반도체 메모리 장치.
- 제 1항에 있어서,상기 제1 내지 제4 컬럼 선택 트랜지스터는 동일한 컬럼 선택 신호에 응답하 여 동작하는 반도체 메모리 장치.
- 제1 및 제2 메모리 셀 어레이 영역, 제1 및 제2 센스 회로 영역이 정의된 기판으로, 상기 제1 메모리 셀 어레이 영역은 제1 측에 배치되고, 상기 제2 메모리 셀 어레이 영역은 제2 측에 배치되고, 상기 제1 및 제2 센스 회로 영역은 상기 제1 메모리 셀 어레이 영역과 상기 제2 메모리 셀 어레이 영역 사이에 배치되되, 상기 제1 센스 회로 영역은 상기 제1 측에 배치되고, 상기 제2 센스 회로 영역은 상기 제2 측에 배치된 기판;상기 제1 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 비트 라인;상기 제2 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 상보 비트 라인;상기 제1 센스 회로 영역에 형성되고, 다수의 제1 도전형의 센싱 트랜지스터를 포함하여 상기 제1 비트 라인 및 상기 제1 상보 비트 라인의 전압차를 증폭하는 제1 센스 앰프; 및상기 제2 센스 회로 영역에 형성되고, 다수의 제1 도전형의 센싱 트랜지스터를 포함하여 상기 제2 비트 라인과 상기 제2 상보 비트 라인의 전압차를 증폭하는 제2 센스 앰프를 포함하되,상기 제1 센스 앰프 및 제2 센스 앰프는 하나의 제2 도전형의 웰에 형성된 반도체 메모리 장치.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 14항에 있어서,상기 제1 센스 회로 영역에 형성되고, 다수의 제2 도전형의 센싱 트랜지스터를 포함하여 상기 제1 비트 라인 및 상기 제1 상보 비트 라인의 전압차를 증폭하는 제3 센스 앰프와, 상기 제2 센스 회로 영역에 형성되고, 다수의 제2 도전형의 센싱 트랜지스터를 포함하여 상기 제2 비트 라인과 상기 제2 상보 비트 라인의 전압차를 증폭하는 제4 센스 앰프를 더 포함하고,상기 제3 센스 앰프는 상기 제1 센스 앰프의 제1 측에 배치되고,상기 제4 센스 앰프는 상기 제2 센스 앰프의 제2 측에 배치된 반도체 메모리 장치.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 14항에 있어서,상기 제1 센스 회로 영역에 형성되고, 상기 제1 비트 라인 및 상기 제1 상보 비트 라인을 각각 제1 입출력 라인 및 제1 상보 입출력 라인과 선택적으로 커플링시키는 제1 및 제2 컬럼 선택 트랜지스터와,상기 제2 센스 회로 영역에 형성되고, 상기 제2 비트 라인 및 상기 제2 상보 비트 라인을 각각 제2 입출력 라인 및 제2 상보 입출력 라인과 선택적으로 커플링시키는 제3 및 제4 컬럼 선택 트랜지스터를 포함하는 반도체 메모리 장치.
- 제1 및 제2 메모리 셀 어레이 영역, 제1 및 제2 센스 회로 영역이 정의된 기 판으로, 상기 제1 메모리 셀 어레이 영역은 제1 측에 배치되고, 상기 제2 메모리 셀 어레이 영역은 제2 측에 배치되고, 상기 제1 및 제2 센스 회로 영역은 상기 제1 메모리 셀 어레이 영역과 상기 제2 메모리 셀 어레이 영역 사이에 배치되되, 상기 제1 센스 회로 영역은 상기 제1 측에 배치되고, 상기 제2 센스 회로 영역은 상기 제2 측에 배치된 기판;상기 제1 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 비트 라인;상기 제2 메모리 셀 어레이 영역에 형성된 다수의 메모리 셀과 커플링된 제1 및 제2 상보 비트 라인;상기 제1 센스 회로 영역 내의 제1 공통 액티브에 형성된 다수의 제1 도전형의 센싱 트랜지스터를 포함하여 상기 제1 비트 라인 및 상기 제1 상보 비트 라인의 전압차를 증폭하는 제1 센스 앰프; 및상기 제2 센스 회로 영역 내의 제2 공통 액티브에 형성된 다수의 제1 도전형의 센싱 트랜지스터를 포함하여 상기 제2 비트 라인과 상기 제2 상보 비트 라인의 전압차를 증폭하는 제2 센스 앰프를 포함하는 반도체 메모리 장치.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제 17항에 있어서,상기 제1 센스 회로 영역 내의 제3 공통 액티브에 형성된 다수의 제2 도전형의 센싱 트랜지스터를 포함하여 상기 제1 비트 라인 및 상기 제1 상보 비트 라인의 전압차를 증폭하는 제3 센스 앰프와,
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 17항에 있어서,상기 제1 센스 회로 영역에 형성되고, 상기 제1 비트 라인 및 상기 제1 상보 비트 라인을 각각 제1 입출력 라인 및 제1 상보 입출력 라인과 선택적으로 커플링시키는 제1 및 제2 컬럼 선택 트랜지스터와,상기 제2 센스 회로 영역에 형성되고, 상기 제2 비트 라인 및 상기 제2 상보 비트 라인을 각각 제2 입출력 라인 및 제2 상보 입출력 라인과 선택적으로 커플링시키는 제3 및 제4 컬럼 선택 트랜지스터를 포함하는 반도체 메모리 장치.
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