KR100889544B1 - 반도체 소자 형성방법 - Google Patents
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Abstract
본 발명은 반도체 기판 상에 질화막 및 IMD막을 순차적으로 형성하는 단계와, 상기 IMD막에 비아 홀 및 트렌치를 형성하는 단계와, 상기 비아 홀 및 트렌치 내부에 베리어막 및 시드 구리막을 형성하는 단계와, 상기 비아 홀 및 트렌치를 매립하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴을 포함하는 상기 반도체 기판 전면에 구리 산화막을 형성하는 단계와, 상기 결과물을 평탄화하여 구리 산화막 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴을 제거하는 단계와, 상기 비아 홀 또는 트렌치에 대해 구리막을 충진하는 단계와, 상기 시드 구리막에 대하여 상기 IMD막이 노출되도록 평탄화를 수행하여 상부 구리배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법에 관한 것이다.
금속배선, 디싱(Dishing)
Description
도 1은 종래 기술에 따른 반도체 소자 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자 형성방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200:반도체 기판 202a:질화막 패턴
204: IMD 패턴 220a: 베리어막 패턴
226a: 시드 구리막 패턴 228a: 상부 구리배선
본 발명은 반도체소자 형성방법에 관한 것으로, 특히, 구리배선의 디싱(Dishing)을 방지하는 반도체 소자형성방법에 관한 것이다.
하부 금속배선을 구비하는 반도체 기판 상에 질화막 및 절연막을 순차적으로 형성하고 식각 공정을 수행하여 비아 홀 및 트렌치를 형성한 후 반도체 기판의 하부 금속배선과 상부 금속배선이 콘택될 수 있도록 식각 공정을 재 수행하여 질화막을 선택적으로 제거하여 질화막 패턴을 형성한다. 이 후, 패턴을 포함하는 반도체 기판 전면에 베리어 막 또는 구리 막을 증착한 후 화학기계적 연마(CMP:Chemical Mechanical Planarization) 방법으로 평탄화를 수행하여 상부 구리배선을 형성한다.
그러나, 도 1의 점선(A)에서 나타낸 바와 같이 화학 기계적 연마(CMP) 공정 시 구리(Cu)의 낮은 경도로 인하여 상부 구리배선에서 디싱(Dishing)이 발생하여 반도체 소자의 수율을 저하시키는 문제가 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 구리배선의 디싱(Dishing)을 방지하는 반도체 소자 형성 방법을 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 특징은 반도체 기판 상에 질화막 및 IMD막을 순차적으로 형성하는 단계와, 상기 IMD막에 비아 홀 및 트렌치를 형성하는 단계와, 상기 질화막을 선택적으로 식각하는 단계와, 상기 비아 홀 및 트렌치 내부에 베리어막 및 시드 구리막을 형성하는 단계와, 상기 비아 홀 및 트렌치를 매립하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴을 포함하는 상기 반도체 기판 전면에 구리 산화막을 형성하는 단계와, 상기 결과물을 평탄화하여 구리 산화막 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴을 제거하는 단계와, 상기 비아 홀 및 트렌치에 대해 구리막을 충진하는 단계와, 상기 시드 구리막, 베리어막, 구리막 및 구리 산화막 패턴에 대하여 상기 IMD막이 노출되도록 평탄화를 수행하여 상부 구리배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법에 관한 것이다.
본 발명에서 상기 질화막은 500~1000Å의 두께를 갖는 SiN막으로 형성하고, 상기 IMD막은 5400~8800Å의 두께로 형성하는 것을 특징으로 한다.
본 발명은 상기 베리어막은 100~200Å의 두께를 갖는 TaN막 또는 Ta막으로 형성하고, 상기 구리막은 540~660Å의 두께로 형성하는 것을 특징으로 한다.
본 발명에서 상기 구리막을 충진하는 단계는, 상기 비아 홀 및 트렌치를 포함하는 상기 반도체 기판 전면에 전기 도금(Electro Plating)법으로 구리막을 증착하는 것을 특징으로 한다.
본 발명에서 상기 평탄화를 수행하여 상부 구리배선을 형성하는 단계는 화학 기계적 연마(CMP)를 이용하고, 상기 구리막 및 상기 구리 산화막 패턴에 대한 상기 화학 기계적 연마의 슬러리 선택비는, 1:50~1:200의 선택비를 갖는 것을 특징으로 한다.
본 발명에서 상기 비아 홀 또는 트렌치를 형성하는 단계는, 상기 IMD막 상에 포토 레지스트 물질을 도포한 후 패터닝하여 제1 포토 레지스트 패턴을 형성하는 단계와, 상기 제1 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 상기 비아 홀를 형성하는 단계와, 상기 제1 포토 레지스트 패턴을 제거하는 단계와, 상기 비아 홀을 포함하는 반도체 기판 상에 포토 레지스트 물질을 도포하여 상기 비아 홀을 매립한 후 리세스 공정을 수행하여 제2 포토 레지스트 패턴을 형성하는 단계와, 상기 IMD막 상에 포토 레지스트 물질을 도포한 후 패터닝하여 제3 포토 레지스트 패턴을 형성하는 단계와, 상기 제3 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 트렌치를 형성하는 단계와, 상기 제3 포토 레지스트 패턴과 제2 포토 레지 스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 상기 구리 산화막 패턴을 형성하는 단계는, 상기 포토 레지스트 패턴을 포함하는 상기 반도체 기판 상에 전기도금법으로 구리 산화막을 형성하는 단계와, 상기 구리 산화막에 대하여 화학 기계적 연마(CMP)방법으로 평탄화를 수행하여 구리 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 상기 구리 산화막은, 500~1500Å의 두께로 형성하는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 형성방법에 대해서 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 반도체 소자 형성방법을 설명하기 위한 단면도들이다.
도 2a에서 나타낸 바와 같이, 반도체 기판(200) 상에 플라즈마 화학기상 증착(PECVD:Plasma Enhanced CVD)방법을 이용하여 질화막(202), IMD(Inter Metal Dielectric)막을 순차적으로 형성하고 IMD막 상에 비아 홀(212)을 형성하기 위하여 포토 레지스트 물질을 도포한 후 패터닝하여 제1 포토 레지스트 패턴(210)을 형성한다.
여기서, 질화막(200)은 500~1000Å의 두께를 갖는 SiN막으로 형성하고, IMD막은 5400~8800Å의 두께로 형성할 수 있다.
이 후, 제1 포토 레지스트 패턴(210)을 이용하는 식각 공정 예컨대, RIE(Reactive Ion Etcher) 공정을 수행하여 비아 홀(212)을 형성한다.
도 2b에서 나타낸 바와 같이, 에싱 및 세정공정을 수행하여 제1 포토 레지스트 패턴(210)을 제거하고, 비아 홀(212)을 구비하는 반도체 기판(200) 전면에 포토 레지스트 물질을 도포하여 비아 홀(212)을 매립한 후 리세스(recess) 공정을 수행하여 제2 포토 레지스트 패턴(214)을 형성한다.
이 후, IMD막 패턴(204a) 상에 트렌치를 형성하기 위하여 포토 레지스트 물질을 도포한 후 패터닝하여 제3 포토 레지스트 패턴(216)을 형성한다.
도 2c에서 나타낸 바와 같이, 제3 포토 레지스트 패턴(216)을 이용하는 식각공정을 수행하여 트렌치(218)를 형성하고 에싱 및 세정공정을 수행하여 제3 포토 레지스트 패턴(216)과 제2 포토 레지스트 패턴(214)을 제거한 후 반도체 기판(200)의 하부 금속배선과 상부 금속배선이 콘택될 수 있도록 식각 공정을 재 수행하여 질화막(202)을 선택적으로 식각하여 질화막 패턴(202a)을 형성한다.
도 2d에서 나타낸 바와 같이, 비아 홀(212a) 및 트렌치(218)를 구비하는 반도체 기판(200) 전면에 베리어막(Barrier)(220) 및 시드 구리(Seed Cu)막(222)을 형성하고 포토 레지스트 물질을 도포하여 비아 홀(212a) 및 트렌치(218)를 매립한 후 리세스 공정을 수행하여 제4 포토 레지스트 패턴(224)을 형성한다.
여기서 베리어막(220)은 100~200Å의 두께를 갖는 TaN막 또는 Ta막으로 형성하고, 시드 구리막(222)은 540~660Å의 두께로 형성할 수 있다.
도 2e 및 도 2f에서 나타낸 바와 같이, 제4 포토 레지스트 패턴(224)을 포함하는 반도체 기판(200) 전면에 전기도금(EP:electroplating)법으로 구리 산화막(Cu-Oxide)을 형성한 후 화학 기계적 연마(CMP) 방법으로 평탄화를 수행하여 구 리 산화막(Cu-Oxide) 패턴(226)을 형성한 후 에싱 및 세정공정을 수행하여 제4 포토 레지스트 패턴(224)을 제거한다.
여기서, 구리 산화막은 500~1500Å의 두께로 형성할 수 있다.
이 후, 비아 홀(212a) 및 트렌치(218)를 포함하는 반도체 기판(200) 전면에 전기도금법으로 구리막을 증착하여 비아 홀(212a) 및 트렌치(218)를 매립한 후 IMD막 패턴(204a)의 일부가 노출되도록 화학기계적 연마(CMP) 방법으로 평탄화를 수행하여 상부 구리배선(228a)을 형성한다.
여기서, 화학 기계적 연마 시 사용하는 슬러리는 시드 구리막(222) 및 구리 산화막(226) 간의 선택비가 1:50 ~ 1:200의 차이를 갖는 것이 바람직하다.
여기서, 화학 기계적 연마 시 사용하는 슬러리는 시드 구리막(222) 및 구리 산화막(226) 간의 선택비가 1:50 ~ 1:200의 차이를 갖는 것이 바람직하다.
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이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 형성방법에 따라 상부 구리배선의 디싱(Dishing)을 방지함으로써, 반도체 소자의 수율을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 반도체 기판 상에 질화막 및 IMD막을 순차적으로 형성하는 단계와,상기 IMD막에 비아 홀 및 트렌치를 형성하는 단계와,상기 질화막을 선택적으로 식각하는 단계와,상기 비아 홀 및 트렌치 내부에 베리어막 및 시드 구리막을 형성하는 단계와,상기 비아 홀 및 트렌치를 매립하는 포토레지스트 패턴을 형성하는 단계와,상기 포토 레지스트 패턴을 포함하는 상기 반도체 기판 전면에 구리 산화막을 형성하는 단계와,상기 결과물을 평탄화하여 구리 산화막 패턴을 형성하는 단계와,상기 포토 레지스트 패턴을 제거하는 단계와,상기 비아 홀 및 트렌치에 대해 구리막을 충진하는 단계와,상기 시드 구리막, 베리어막, 구리막 및 구리 산화막 패턴에 대하여 상기 IMD막이 노출되도록 평탄화를 수행하여 상부 구리배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제1항에 있어서,상기 질화막은500~1000Å의 두께를 갖는 SiN막으로 형성하고,상기 IMD막은5400~8800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제1항에 있어서,상기 베리어막은 100~200Å의 두께를 갖는 TaN막 또는 Ta막으로 형성하고,상기 시드 구리막은 540~660Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제1항에 있어서,상기 구리막을 충진하는 단계는,상기 비아 홀 및 트렌치를 포함하는 상기 반도체 기판 전면에 전기 도금(Electro Plating)법으로 구리막을 증착하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제1항에 있어서,상기 평탄화를 수행하여 상부 구리배선을 형성하는 단계는화학 기계적 연마(CMP)를 이용하고,상기 화학 기계적 연마 시 사용하는 슬러리는 상기 시드 구리막 및 상기 구리 산화막 패턴 간의 선택비가 1:50~1:200의 차이를 갖는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제1항에 있어서,상기 IMD막에 비아 홀 및 트렌치를 형성하는 단계는,상기 IMD막 상에 포토 레지스트 물질을 도포한 후 패터닝하여 제1 포토 레지스트 패턴을 형성하는 단계와,상기 제1 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 상기 비아 홀를 형성하는 단계와,상기 제1 포토 레지스트 패턴을 제거하는 단계와,상기 비아 홀을 포함하는 반도체 기판 상에 포토 레지스트 물질을 도포하여 상기 비아 홀을 매립한 후 리세스 공정을 수행하여 제2 포토 레지스트 패턴을 형성하는 단계와,상기 IMD막 상에 포토 레지스트 물질을 도포한 후 패터닝하여 제3 포토 레지스트 패턴을 형성하는 단계와,상기 제3 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 트렌치를 형성하는 단계와,상기 제3 포토 레지스트 패턴과 제2 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제1항에 있어서,상기 구리 산화막 패턴을 형성하는 단계는,상기 포토 레지스트 패턴을 포함하는 상기 반도체 기판 상에 전기도금법으로 구리 산화막을 형성하는 단계와,상기 구리 산화막에 대하여 화학 기계적 연마(CMP)방법으로 평탄화를 수행하여 구리 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제 7항에 있어서,상기 구리 산화막은,500~1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
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| KR20050063105A (ko) * | 2003-12-22 | 2005-06-28 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속 배선 형성 방법 |
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2006
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