KR100538380B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판 상에 하부 금속배선을 형성하는 단계와, 상기 하부 금속배선 상에 절연막을 증착하는 단계와, 상기 절연막에 다마신 식각패턴을 형성하는 단계와, 상기 다마신 식각패턴을 충진시킬 수 있도록 상기 절연막 상에 도전물질을 증착하여 도전층을 형성하는 단계와, 상기 도전층 상에 상기 도전물질과 식각선택비가 큰 물질을 증착하여 에칭 방지막을 형성하는 단계와, 화학기계적 연마에 의해서 상기 도전층이 노출될 때까지 상기 에칭 방지막의 일부를 제거하는 단계와, 상기 에칭 방지막을 통해서 노출되는 도전층을 식각공정에 의해서 제거하는 단계와, 잔류하는 에칭 방지막과 도전층을 화학기계적 연마에 의해서 제거하여 상기 다마신 식각패턴을 충진하고 있는 도전배선을 형성하는 단계를 포함한다. 따라서, 화학기계적 연마에서의 장시간 연마에 따른 막대한 양의 슬러리와 패드 사용량을 절감할 수 있어 반도체 소자의 개발 및 생산에 있어서 공정단가를 절감할 수 있다.
Description
본 발명은 반도체 소자의 회로부품을 상호연결하는 금속배선을 형성하기 위한 방법에 관한 것이고, 더 상세하게는 다마신(damascene) 공정에 의해 비아 또는 트렌치에 과충진되어 있는 금속을 스핀 에칭(spin etching)과 CMP(화학기계적 연마: chemical mechanical polishing)에 의해 신속하게 제거하면서 평탄한 표면을 제공할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 소자는 증착 공정, 포토리소그라피 공정 및 식각 공정 등에 의해서 실리콘 웨이퍼의 칩 상에 집적회로가 형성되어 있는 소자이다. 상기 집적회로를 구성하는 부품을 연결하기 위하여 상대적으로 높은 전도성을 갖는 구리와 같은 금속물질의 배선, 즉 금속배선이 사용된다. 이러한 금속배선을 형성하기 위해서는 싱글(single) 또는 듀얼(dual) 다마신 공정이 사용된다.
다마신 공정은 하부 금속배선 상에 적층된 층간 절연막을 선택적으로 식각하여 형성된 비아 및/또는 트렌치에 상기 금속물질을 과충진시키는 공정이다. 상기 다마신 공정에 의해서 형성된 금속배선의 표면은 화학기계적 연마(CMP)에 의해서 평탄화된다.
예를 들어, 다마신 공정에 의해서 비아 및/또는 트렌치에 구리를 충진시킬 때 상기 구리의 증착두께가 1㎛ 이하인 경우에, 화학기계적 연마공정은 상용화되어 있는 구리 제거용 슬러리를 사용해서 6000~10000Å/min의 연마속도로 진행된다. 그러나, 인덕터(inductor)와 같이 두께가 수 ㎛ 이상인 구리막을 기존의 상용화되어 있는 구리 제거용 슬러리를 사용해서 CMP 공정으로 연마하기에는 매우 긴 연마시간이 소요되고 그 결과 슬러리 및 연마 패드와 같은 소모품의 사용량이 급격하게 증가한다.
또한, 차세대 저유전율 절연막에 다마신 공정를 사용하여 구리배선을 형성하는 경우에, 저유전율 절연막의 기계적 강도가 취약하기 때문에 박막의 벗겨짐 현상이 발생하는 문제가 야기된다. 그리고, 박막의 벗겨짐 현상을 방지하기 위하여, 연마압력 및 회전속도를 저하시키면 소모품의 사용량 증가를 야기시킨다.
도 1a를 참조하면, 다마신 공정에 의해서 하부 금속배선(11) 상에 형성된 층간 절연막(13)에 구리막(19)을 형성하는 경우에, 비아와 트렌치의 폭차이 등에 의해서 구리막(19)의 표면에 단차가 발생하게 된다. 도 1b에 도시된 바와 같이, 화학기계적 연마를 실시하면 구리막(19)의 표면은 평탄하지 않게 되며 결과적으로 구리배선(19a)의 균일도를 악화시켜 반도체 소자의 신뢰성을 저하시킨다. 미설명 도면번호 17은 베리어막이다.
한편, 상기된 바와 같은 문제점을 해결하기 위하여, 스핀 에칭과 같은 화학적 습식식각공정에 의해서 대부분의 금속을 제거하고 일부 금속만 화학기계적 연마를 사용하여 제거하는 혼성공정(hybrid process)이 제시되었다. 그러나, 도 2에 도시된 바와 같이, 스핀 에칭은 습식공정을 기반으로 하고 있기 때문에 구리막(29)의 단차에 무관하게 에칭이 동일하게 이루어지므로 가상선으로 표시된 최종구리배선(29a)의 평탄화가 근본적으로 불가능하다는 문제점을 수반한다. 도 2에서, 21은 하부배선이고, 23은 절연막이고, 27은 베리어막이다.
본 발명은 상기된 바와 같은 종래의 문제점을 해소하기 위하여 제안된 것으로, 도전막을 구성하는 제1금속보다 식각 선택비가 큰 제2금속을 상기 도전막 상에 적층한 후 화학기계적 연마와 화학적 습식식각공정을 사용하여 평탄한 평면의 금속배선을 형성할 수 있는 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따르면, 반도체 기판의 금속배선 형성방법은 반도체 기판 상에 하부 금속배선을 형성하는 단계와, 상기 하부 금속배선 상에 절연막을 증착하는 단계와, 상기 절연막에 다마신 식각패턴을 형성하는 단계와, 상기 다마신 식각패턴을 충진시킬 수 있도록 상기 절연막 상에 도전물질을 증착하여 도전층을 형성하는 단계와, 상기 도전층 상에 상기 도전물질과 식각선택비가 큰 물질을 증착하여 에칭 방지막을 형성하는 단계와, 화학기계적 연마에 의해서 상기 도전층이 노출될 때까지 상기 에칭 방지막의 일부를 제거하는 단계와, 상기 에칭 방지막을 통해서 노출되는 도전층을 식각공정에 의해서 제거하는 단계와, 잔류하는 에칭 방지막과 도전층을 화학기계적 연마에 의해서 제거하여 상기 다마신 식각패턴을 충진하고 있는 도전배선을 형성하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예에 따른 금속배선 형성과정을 순차적으로 나타낸 도 3과, 본 발명의 바람직한 다른 실시예에 따른 금속배선 형성과정을 순차적으로 나타낸 도 4를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 3a는 다마신 패턴 형성과정의 도면이고, 도 3b는 에칭 방지막 형성과정의 도면이고, 도 3c는 에칭 방지막의 일부연마과정의 도면이고, 도 3d는 금속막의 일부식각과정의 도면이고, 도 3e는 금속배선 형성과정의 도면이다.
먼저, 도 3a를 참조하면, 반도체 기판(미도시) 상에 증착 공정, 포토리소그래피 공정 및 식각 공정 등에 의해서 소정 형상의 패턴을 갖는 소정 두께의 하부 금속배선(31)을 형성한다. 하부 금속배선(31) 상에 절연막(33)과 포토레지스트를 증착한다. 상기 포토레지스트는 포토리소그래피 공정에 의해서 소정형상의 패턴(미도시)으로 패터닝된다.
그리고, 포토레지스트 패턴을 식각 마스크로 하는 식각공정에 의해서 절연막(33)을 패터닝한다. 상기 식각공정에 의해서 절연막(33)에는 하부배선과 연결시키는 다마신 식각패턴, 예를 들어 트렌치(35a, 35b)가 얻어진다.
이 후에, 도 3b에 도시된 바와 같이, 트렌치(35a, 35b)가 형성된 절연층(33)의 전면에 화학기상증착 또는 물리기상증착에 의해서 통상 Ta 또는 TaN을 소정 두께로 증착하여 확산을 방지하는 베리어막(37)을 형성한다. 베리어막(37)의 전면에 화학기상증착 또는 물리기상증착에 의해서 제1금속, 예를 들어 구리를 도금하여 구리막(38)을 형성한다. 구리막(38)의 두께는 트렌치(35a, 35b)를 완전히 충진시킬 수 있을 정도로 충분한 두께를 갖는다. 구리막(38) 상에 화학기상증착 또는 물리기상증착에 의해서 Ta을 증착시켜 에칭 방지막(39)을 형성한다.
본 발명의 바람직한 실시예에 따르면, 베리어막(37)과 에칭 방지막(39)은 Ta 또는 TaN에 한정되지 않고, 상기 제1금속, 예를 들어 구리에 비해서 습식식각율이 작은 물질, 즉 구리와 식각선택비가 큰 제2금속으로 구성될 수 있다.
도 3c를 참조하면, 에칭방지막 제거용 슬러리, 예를 들어 탄탈늄 제거용 슬러리를 사용해서 화학기계적 연마에 의해 에칭 방지막(39)의 일부, 특히 트렌치(35a, 35b)의 직상부에 대응하는 단차부분을 충진하고 있는 부분을 제외하고 구리막(38)의 상부표면 상에 적층되어 있는 부분만을 제거한다. 그 결과, 상기 단차부분을 충진하고 있는 에칭 방지막(39)의 일부는 제거되지 않고 잔류하게 된다. 여기에서, 상기 단차부분은 상기 트렌치(35a, 35b)의 직상부에 대응하는 부분만을 예시하였지만 이에 한정되지 않고 구리막(38)의 증착과정에서 형성되는 단차부를 포함할 수 있다는 것을 이해하여야 한다.
도 3d를 참조하면, 화학적 습식식각 공정, 예를 들어 스핀 에칭에 의해서 상기 단차부분에 잔류하고 있는 에칭 방지막(39)의 하부층과 비슷한 높이까지 구리막(38)을 제거한다. 이때, 에칭 방지막(39)을 구성하는 탄탈늄 성분은 구리와 식각선택비가 크므로 상기 스핀 에칭에 의해서 용이하게 식각되지 않고 상기 화학기계적 연마 후에 잔류하는 형태를 유지하게 된다. 결과적으로, 에칭 방지막(39)의 하부에 위치하는 구리막(38)의 일부, 즉 트렌치(35a, 35b)를 충진하고 있는 구리막(38)의 일부는 상기 스핀 에칭에 의해 식각되지 않는다.
도 3e를 참조하면, 구리 제거용 슬러리와 탄탈륨 제거용 슬러리를 사용해서 화학기계적 연마를 수행하여 절연막(33)이 노출될 때까지 도 3d의 스핀 에칭공정에서 잔류하는 에칭 방지막(39)과 구리막(38)의 일부만을 제거하여 트렌치(35a, 35b)를 충진하고 있는 구리배선(38-1, 38-2)을 형성한다.
또한, 본 발명의 바람직한 다른 실시예를 나타낸 도 4에서, 도 4a는 에칭 방지막 형성과정의 도면이고, 도 4b는 에칭 방지막의 일부연마과정의 도면이고, 도 4c는 구리막의 일부식각과정의 도면이고, 도 4d는 구리배선 형성과정의 도면이다.
도 4a를 참조하면, 실리콘 웨이퍼(미도시) 상에 증착 공정, 포토리소그래피 공정 및 식각 공정에 의해서 소정 형상의 패턴을 갖는 소정 두께의 하부 금속배선(41)을 형성한다. 하부 금속배선(41) 상에 절연막(43)을 증착한 후에, 포토리소그래피 공정과 식각 공정에 의해서 다마신 식각패턴, 즉 트렌치를 형성한다.
그리고, 트렌치를 갖는 절연층(43)의 전면에 Ta 또는 TaN을 증착공정에 의해서 소정 두께로 증착하여 확산방지막으로 작용하는 베리어막(47)을 형성한다. 베리어막(47)의 전면에 구리, 텅스텐 또는 알루미늄으로 이루어진 그룹으로부터 선택되는 적어도 하나의 제1금속을 증착공정에 의해서 상기 트렌치를 완전히 충진시킬 수 있을 정도의 소정 두께로 증착하여 금속막(48)을 형성한다. 이때, 금속막(48)의 증착두께는 절연층(43)의 두께, 특히 상기 트렌치의 깊이와 유사하게 유지하는 것이 바람직하다.
이 후에, 금속막(48) 상에 상기 제1금속에 비해서 습식식각율이 작은 물질을 증착하여 에칭 방지막(49)을 형성한다. 여기에서, 에칭 방지막(49)을 구성하는 물질은 제1금속과 식각선택비가 큰 금속 또는 SiO2 및 SiN과 같은 절연물질로 구성될 수 있다. 예를 들어, 상기 제1금속이 구리이면 에칭 방지막(49)은 탄탈늄(Ta)으로 구성될 수 있다.
도 4b에 도시된 바와 같이, 에칭 방지막 구성물질 제거용 슬러리를 사용해서 화학기계적 연마에 의해 금속막(48)이 노출될 때까지 에칭 방지막(49)의 일부를 제거한다. 그 결과, 절연막(43)에 형성된 트렌치의 직상부에 형성되어 있는 에칭 방지막(49)은 상기 화학기계적 연마에 의해 제거되지 않고 잔류하게 된다.
도 4c를 참조하면, 화학적 습식식각 공정, 예를 들어 스핀 에칭에 의해서 베리어막(47) 상에 적층되어 있는 금속막(48)을 제거한다. 이때, 에칭 방지막(49)을 구성하는 물질은 금속막(48)을 구성하고 있는 제1금속과 식각선택비가 크므로 상기 스핀 에칭에 의해서 용이하게 식각되지 않고 그 형태를 유지하게 된다. 결과적으로, 에칭 방지막(49)의 하부에 위치하는 금속막(48)의 일부, 즉 상기 트렌치를 충진하고 있는 금속막(48)의 일부는 상기 스핀 에칭에 의해 식각되지 않고 잔류하게 된다.
도 4d를 참조하면, 에칭 방지막 구성물질만을 제거할 수 있는 화학물질을 사용해서 스핀 에칭을 수행하여 잔류하는 에칭 방지막(49)을 제거한다. 이때, 상기 스핀 에칭에 의해서 베리어막(47)의 일부도 절연막(43)의 최상부가 노출될 때까지 제거되므로, 상기 트렌치를 충진하고 있는 구리배선(48-1, 48-2)이 형성된다.
한편, 본 발명의 또다른 실시예에 따르면, 도 4c에 도시되어 있는 바와 같이 잔류하는 에칭 방지막(49)은 건식식각공정, 예를 들어 플라즈마 식각공정에 의해서 제거될 수 있다. 이 후에, 잔류하는 베리어막(47)은 제1금속과 식각 선택비가 큰 화학물질을 사용하여 스핀 에칭을 실시함으로써 제거될 수 있다.
그리고, 에칭 방지막(49)이 SiO2 또는 SiN과 같은 절연물질로 구성되어 있는 경우에, 상술된 바와 같이 스핀 에칭에 의해 베리어막(47) 상의 금속막(49)를 제거할 때 잔류하는 베리어막(47)과 에칭 방지막(49)은 화학기계적 연마에 의해서 제거된다. 이때, 상기 화학기계적 연마에서는 에칭 방지막(49)을 먼저 선택적으로 식각한 후에 잔류하는 베리어막(47)을 제거한다.
상술된 바와 같이, 구리와 식각선택비가 큰 물질을 적층한 후, 화학기계적 연마와 스핀 에칭과 화학기계적 연마를 순차적으로 실시하거나 또는 화학기계적 연마와 스핀 에칭과 스핀 에칭을 순차적으로 실시하여 절연막의 상부에 증착되어 있는 금속막의 일부를 제거하여 구리배선을 형성하는 공정은 차세대 저유전율 절연막을 사용하였을 때에도 동일하게 적용할 수 있으며 또한 경우에 따라서는 제1금속의 증착두께를 조절하여 후속 화학기계적 연마없이 화학적인 식각공정으로만 에칭 방지막까지 제거할 수 있도록 구성될 수 있다.
본 발명에 따르면, 공정비용이 상대적으로 저렴한 스핀 에칭을 적용하여 구리배선을 형성함으로써 CMP 공정에서의 장시간 연마에 따른 막대한 양의 슬러리와 패드 사용량을 절감할 수 있어 두꺼운 구리가 증착되고 제거해야 하는 반도체 소자의 개발 및 생산에 있어서 공정단가를 절감할 수 있다.
또한, 차세대 저유전율 절연막을 사용한 구리배선에서는 CMP 공정에서 박막의 벗겨짐 현상을 방지하기 위하여 적용되는 저연마속도 공정에서 동일한 원가절감효과를 기대할 수 있으며 박막의 벗겨짐과 관련하여 CMP 공정을 보완 또는 대체할 수 있다.
상기 내용은 본 발명의 바람직한 실시예를 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 첨부된 청구범위에 기재된 본 발명의 사상 및 요지로부터 벗어나지 않고 본 발명에 대한 수정 및 변경을 가할 수 있다는 것을 인식하여야 한다.
도 1a 및 도 1b는 종래 기술에 따른 구리배선 형성과정을 나타낸 도면들이다.
도 2는 종래 다른 기술에 따른 스핀 에칭에 의한 구리막의 식각상태를 나타낸 도면이다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 금속배선 형성과정을 나타낸 도면들이다.
도 4a 내지 도 4d는 본 발명의 바람직한 다른 실시예에 따른 금속배선 형성과정을 나타낸 도면들이다.
< 도면의 주요부분에 대한 부호의 설명 >
31, 41 : 하부 금속배선
33, 43 : 절연막
38, 48 : 금속막
39, 49 : 에칭 방지막
Claims (9)
- 반도체 기판 상에 하부 금속배선을 형성하는 단계;상기 하부 금속배선 상에 절연막을 증착하는 단계;상기 절연막에 다마신 식각패턴을 형성하는 단계;상기 다마신 식각패턴을 충진시킬 수 있도록 상기 절연막 상에 도전물질을 증착하여 단차부분을 포함하는 도전층을 형성하는 단계;상기 도전층 상에 에칭 방지막을 형성하는 단계;화학기계적 연마에 의해서 상기 도전층이 노출될 때까지 상기 에칭 방지막의 일부를 제거하는 단계;상기 에칭 방지막을 식각 마스크로 하여 상기 도전층을 식각공정에 의해서 일부 제거하는 단계; 및잔류하는 에칭 방지막과 도전층을 화학기계적 연마에 의해서 제거하여 상기 다마신 식각패턴을 충진하고 있는 도전배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서,상기 에칭 방지막은 탄탈늄인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 삭제
- 제1항에 있어서,상기 도전물질의 증착두께는 상기 다마신 식각패턴의 깊이와 동일한 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제4항에 있어서,상기 에칭 방지막은 SiO2막 또는 SiN막의 절연막으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 삭제
- 제1항에 있어서, 상기 다마신 식각패턴을 형성하는 단계 이후에,상기 다마신 식각 패턴이 포함된 절연막 상에 확산방지용 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 금속배선 형성방법.
- 삭제
- 제1 항 또는 제7 항에 있어서, 상기 식각공정에 의해서 상기 도전층을 일부 제거하는 단계는상기 에칭방지막의 하부에 위치하는 도전막을 제외하고 상기 베리어막 상에 위치하는 도전막만이 제거되도록 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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