KR101472628B1 - 커패시터 내장형 기판 - Google Patents

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Abstract

본 발명은 커패시터 내장형 기판에 관한 것이다.
본 발명에 따른 커패시터 내장형 기판은 4층의 적층 구조를 이루는 제1 내지 제4 레이어; 및 상기 제1 내지 제4 레이어 중 제2 레이어와 제3 레이어 사이에 내장된 적어도 하나의 커패시터를 포함하며, 상기 제2 레이어와 제3 레이어 사이에 내장된 커패시터들은 각각 능동소자의 적어도 하나의 전원 단자 및 접지 단자에 전기적으로 접속되고, 상기 제2 레이어 또는 제3 레이어에서 상기 전원 단자의 배선이 통합되어 상기 커패시터들이 상호 병렬 연결 구조를 이룬다.
이와 같은 본 발명에 의하면, 복수의 레이어에 의한 적층 구조의 기판 내부에 커패시터를 내장함에 있어서, 기판 내부에 내장되는 커패시터들을 효과적으로 병렬 연결함으로써 전체 주파수 영역에서 임피던스를 감소시킬 수 있고, 높은 커패시턴스와 낮은 등가 인덕턴스를 갖는 커패시터 내장 기판을 구현할 수 있다.

Description

커패시터 내장형 기판{Capacitor embedded PCB(printed circuit board)}
본 발명은 커패시터 내장형 기판에 관한 것으로서, 특히 기판 내부에 내장되는 커패시터들을 효과적으로 병렬 연결함으로써 휴대용 기기 등에 사용되는 마이크로프로세서와 같은 부품의 성능을 최적화할 수 있는 커패시터 내장형 기판에 관한 것이다.
일반적으로, 마이크로프로세서에서는 동작 주파수 증가에 따른 전원공급 안정성 때문에 커패시터를 회로에 연결하여 사용한다. 이와 관련하여 휴대용 기기 등의 소형화 및 최대의 성능을 구현하기 위한 한 방편으로, 기판 내에 커패시터를 내장하는 기술이 사용되고 있다. 그러나, 현재까지의 기판 내장 기술은 최적의 성능을 얻기 위한 커패시터의 배치 등에 대해서는 아직까지 만족할만한 수준에 도달하지 못하고 있는 실정이다.
커패시터를 기판에 내장함에 있어서, 커패시터를 직접 파워(power) 단에 연결하는 경우와 병렬로 연결하는 경우를 비교하면, 병렬 연결의 경우 전체 커패시턴스(capacitance) 값은 각 개별 커패시터의 커패시턴스 값들의 단순 합에 해당하고, 등가 인덕턴스(equivalent series inductance) 값은 각 커패시터의 커패시턴스 값의 역수의 합에 비례하는 특성을 나타낸다. 다만, 커패시터를 무제한으로 병렬로 연결할 수 있을 만큼 공간적인 여유가 충분하지 않은 경우가 대부분이며, 따라서 최적의 성능을 구현하기 위해서는 주어진 공간 내에서 최대의 효과를 얻을 수 있는 커패시터의 병렬 연결 방식이 필요하다.
커패시터를 기판에 내장하는 기술과 관련된 내용이 미국 특허 제7,613,007호에 개시되어 있다.
상기 미국 특허에서와 같이 종래에는 시트형(sheet type)이나 칩형(chip type) 커패시터를 기판에 내장하면서 적절히 연결되는 회로(층간에 공유 가능한 불특정한 회로)를 이용하여 커패시터를 병렬 또는 직렬로 연결하였다. 그러나, 이 경우 커패시터 이외의 영역에 연결되는 회로가 별도로 제한되기 어려워, 설계자는 매번 표준화된 방식 없이 상호연결(interconnection)을 고민해야 하는 문제점이 있다.
미국 특허등록번호 7613007 한국 공개특허공보 공개번호 10-2006-098771
본 발명은 상기와 같은 문제점을 감안하여 창출된 것으로서, 기판 내부에 내장되는 커패시터들을 효과적으로 병렬 연결함으로써 휴대용 기기 등에 사용되는 마이크로프로세서와 같은 부품의 성능을 최적화할 수 있는 커패시터 내장형 기판을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명의 제1 실시예에 따른 커패시터 내장형 기판은,
4층의 적층 구조를 이루는 제1 내지 제4 레이어; 및
상기 제1 내지 제4 레이어 중 제2 레이어와 제3 레이어 사이에 내장된 적어도 하나의 커패시터를 포함하며,
상기 제2 레이어와 제3 레이어 사이에 내장된 커패시터들은 각각 능동소자의 적어도 하나의 전원 단자 및 접지 단자에 전기적으로 접속되고, 상기 제2 또는 제3 레이어에서 상기 전원 단자의 배선이 통합되어 상기 커패시터들이 상호 병렬 연결 구조를 이루는 점에 그 특징이 있다.
여기서, 바람직하게는 상기 제3 레이어에서 상기 전원 단자의 배선이 통합된다.
또한, 상기 제2 레이어 또는 제3 레이어에서 그라운드(GND)와 연결된 도체 라인이 서로 통합될 수 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명의 제2 실시예에 따른 커패시터 내장형 기판은,
6층의 적층 구조를 이루는 제1 내지 제6 레이어; 및
상기 제1 내지 제6 레이어 중 제3 레이어와 제4 레이어 사이에 내장된 적어도 하나의 커패시터를 포함하며,
상기 제3 레이어와 제4 레이어 사이에 내장된 커패시터들은 각각 능동소자의 적어도 하나의 전원 단자 및 접지 단자에 전기적으로 접속되고, 상기 제2 또는 제5 레이어에서 상기 전원 단자의 배선이 통합되어 상기 커패시터들이 상호 병렬 연결 구조를 이루는 점에 그 특징이 있다.
여기서, 상기 제2 레이어 또는 제5 레이어에서 그라운드(GND)와 연결된 도체 라인이 서로 통합될 수 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명의 제3 실시예에 따른 커패시터 내장형 기판은,
4층의 적층 구조를 이루는 제1 내지 제4 레이어; 및
상기 제1 내지 제4 레이어 중 제2 레이어와 제3 레이어 사이에 내장된 적어도 하나의 커패시터를 포함하며,
상기 제2 레이어와 제3 레이어 사이에 내장된 커패시터들은 각각 능동소자의 적어도 하나의 전원 단자 및 접지 단자에 전기적으로 접속되고, 상기 커패시터들의 좌측 또는 우측에 배치된 레이어에서 상기 전원 단자의 배선이 통합되어 상기 커패시터들이 상호 병렬 연결 구조를 이루는 점에 그 특징이 있다.
여기서, 상기 커패시터들의 좌측 또는 우측에 배치된 레이어에서 그라운드(GND)와 연결된 도체 라인이 서로 통합될 수 있다.
이와 같은 본 발명에 의하면, 복수의 레이어에 의한 적층 구조의 기판 내부에 커패시터를 내장함에 있어서, 기판 내부에 내장되는 커패시터들을 효과적으로 병렬 연결함으로써 전체 주파수 영역에서 임피던스를 감소시킬 수 있고, 높은 커패시턴스와 낮은 등가 인덕턴스를 갖는 커패시터 내장 기판을 구현할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 커패시터 내장형 기판의 내부 구성을 보여주는 도면.
도 2는 도 1의 커패시터 내장형 기판의 내부 커패시터와 각 레이어의 도체 라인과의 접속 관계를 보여주는 도면.
도 3은 도 1의 커패시터 내장형 기판의 내부 커패시터들이 파워 통합에 의해 병렬 연결 구조를 이루는 것을 등가회로로 나타낸 도면.
도 4는 본 발명의 제2 실시예에 따른 커패시터 내장형 기판의 구성을 개략적으로 보여주는 도면.
도 5는 본 발명의 제3 실시예에 따른 커패시터 내장형 기판의 구성을 개략적으로 보여주는 도면.
도 6은 본 발명에 따른 커패시터 내장형 기판을 이용하여 주파수에 대한 임피던스 특성을 시뮬레이션한 결과를 보여주는 도면.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 커패시터 내장형 기판을 나타낸 것으로서, 도 1은 기판의 내부 구성을 보여주는 도면이고, 도 2는 커패시터와 각 레이어의 도체 라인과의 접속 관계를 보여주는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 커패시터 내장형 기판은, 4층의 적층 구조를 이루는 제1 내지 제4 레이어(L1∼L4) 및 상기 제1 내지 제4 레이어(L1∼L4) 중 제2 레이어(L2)와 제3 레이어(L3) 사이에 내장된 적어도 하나의 커패시터(105)(106)를 포함한다.
여기서, 특히 상기 제2 레이어(L2)와 제3 레이어(L3) 사이에 내장된 커패시터들(105)(106)은 각각 능동소자의 적어도 하나의 전원 단자 파워 공급부(201, 202) 및 접지 단자에 전기적으로 접속되고, 상기 제2 레이어(L2) 또는 제3 레이어(L3)에서 상기 전원 단자의 배선(203)(204)이 서로 통합되어, 도 3에 도시된 바와 같이, 상기 커패시터들(105)(106)이 상호 병렬 연결 구조를 이룬다.
여기서, 또한 바람직하게는 상기 제3 레이어(L3)에서 상기 파워 공급부 (201)(202)와 연결된 전원 단자의 배선(203)(204)이 서로 통합된다. 참조번호 205는 도체 라인을 나타낸다.
또한, 상기 제2 레이어(L2) 또는 제3 레이어(L3)에서 그라운드(GND)(도 3 참조)와 연결된 도체 라인(205)이 서로 통합될 수 있다.
한편, 이상에서는 상기 제1, 제2 파워(201)(202)가 제3 레이어(L3)에서 통합되는 것에 대해 설명했는데, 물론 제4 레이어(L4)에서의 통합도 가능하다. 다이 (die) 입장에서 볼 때, 전원 공급이 커패시터를 통해서 진행되기 때문에 배선의 통합은 제2 혹은 제3 레이어가 가장 효과적일 것이다. 후술되는 제2 실시예에서와 같이 레이어가 6층의 경우에도 마찬가지로 칩(커패시터)이 3-4층의 코어에 내장된 경우, 제2, 제3, 제4, 제5, 제6 레이어(L2,L3,L4,L5,L6)에서 병렬로 통합시키는 것이 유리하며, 그 효과는 L2＞L3＞L4＞L5＞L6의 순서일 것이다. 다만, 전술한 제1 실시예의 4층 레이어 구조에서와 마찬가지로 바닥(메인 보드와의 결합부위)에서의 파워 단의 결합은 전원 성능에 미약하게라도 영향을 미칠 가능성이 존재하므로, 내재된 층(예컨대, 4층 구조의 경우 2,3층, 6층 구조의 경우 2,3,4,5층)에서 파워의 통합을 구현하는 것이 바람직하다고 할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 커패시터 내장형 기판의 구성을 개략적으로 보여주는 도면이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 커패시터 내장형 기판은, 6층의 적층 구조를 이루는 제1 내지 제6 레이어(L1∼L6) 및 상기 제1 내지 제6 레이어 중 제3 레이어(L3)와 제4 레이어(L4) 사이에 내장된 적어도 하나의 커패시터 (105)(106)를 포함한다.
여기서, 특히 상기 제3 레이어(L3)와 제4 레이어(L4) 사이에 내장된 커패시터들 (105)(106)은 각각 능동소자의 적어도 하나의 전원 단자 파워 공급부(201, 202) 및 접지 단자에 전기적으로 접속되고, 상기 제2 레이어(L2) 또는 제5 레이어 (L5)에서 상기 전원 단자의 배선(203)(204)이 서로 통합되어 상기 커패시터들(105)(106)이 상호 병렬 연결 구조를 이룬다.
여기서, 또한 상기 제2 레이어(L2) 또는 제5 레이어(L5)에서 그라운드(GND)와 연결된 도체 라인이 서로 통합될 수 있다.
이상과 같은 본 발명의 제2 실시예에서와 같은 구조에서는 파워와 그라운드를 각각 다이(die) 직하부에 커패시터와 연결하여 병렬로 통합시켜 제2 레이어(L2)와 제5 레이어(L5)를 충전 소스(웰)(charge source(well))로 활용할 수 있으며, 이에 따라 전원 공급과 방전을 모두 원활하게 수행할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 커패시터 내장형 기판의 구성을 개략적으로 보여주는 도면이다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 커패시터 내장형 기판은, 4층의 적층 구조를 이루는 제1 내지 제4 레이어(L1∼L4) 및 그 제1 내지 제4 레이어 (L1∼L4) 중 제2 레이어(L2)와 제3 레이어(L3) 사이에 내장된 적어도 하나의 커패시터(105)(106)를 포함한다.
여기서, 특히 상기 제2 레이어(L2)와 제3 레이어(L3) 사이에 내장된 커패시터들 (105)(106)은 각각 능동소자의 적어도 하나의 전원 단자 파워 공급부(201, 202) 및 접지 단자에 전기적으로 접속되고, 상기 커패시터들(105)(106)의 좌측 또는 우측에 배치된 레이어(501)(502)에서 상기 전원 단자의 배선이 서로 통합되어 상기 커패시터들(105)(106)이 상호 병렬 연결 구조(도 3 참조)를 이룬다.
여기서, 또한 상기 커패시터들(105)(106)의 좌측 또는 우측에 배치된 레이어에(501)(502)서 그라운드(GND)와 연결된 도체 라인이 서로 통합될 수도 있다.
도 6은 이상과 같은 구성을 갖는 본 발명에 따른 커패시터 내장형 기판을 이용하여 주파수에 대한 임피던스 특성을 시뮬레이션한 결과를 보여주는 도면이다.
도 6에 도시된 바와 같이, 제1, 제2 파워를 분리한 상태에서의 경우(601) 및 통합한 상태에서의 경우(602)에서 모두 전체 주파수 영역에서 임피던스가 감소함을 알 수 있다. 특성 그래프에서 변곡점을 기준으로 변곡점의 좌측은 인덕턴스가 커패시턴스보다 낮은 경우를 나타내고, 변곡점의 우측은 인덕턴스가 커패시턴스보다 높은 경우를 나타낸다.
이상의 설명에서와 같이 본 발명에 따른 커패시터 내장형 기판은, 복수의 레이어에 의한 적층 구조의 기판 내부에 커패시터를 내장함에 있어서, 기판 내부에 내장되는 커패시터들을 효과적으로 병렬 연결함으로써 전체 주파수 영역에서 임피던스를 감소시킬 수 있고, 높은 커패시턴스와 낮은 등가 인덕턴스를 갖는 커패시터 내장 기판을 구현할 수 있다.
또한, 이상에서는 주로 4층 구조와 6층 구조의 커패시터 내장형 기판에 대해 설명했으나, 본 발명에 따른 커패시터 내장형 기판은 4층 또는 6층 구조로 한정되는 것은 아니며, 3층 혹은 5층, 7-10층 등의 다양한 층 구조의 기판이 가능하다.
또한, 다양한 층구조의 기판에 있어서, 일반적으로 능동소자가 연결된 최상층을 제외한 커패시터가 내장된 영역과 기타의 모든 층에서의 통합이 가능함은 당연하다.
즉, 본 발명의 다른 실시예(제4 실시예)에 따른 커패시터 내장형 기판은, 다층의 적층 구조를 이루는 다수의 레이어; 및 상기 다수의 레이어 중 능동소자가 연결된 최상층을 제외한 나머지 레이어들 사이에 내장된 적어도 하나의 커패시터를 포함하며, 상기 최상층을 제외한 나머지 레이어들 사이에 내장된 커패시터들은 각각 능동소자의 적어도 하나의 전원 단자 및 접지 단자에 전기적으로 접속되고, 상기 최상층을 제외한 나머지 레이어에서 상기 전원 단자의 배선이 통합되어 상기 커패시터들이 상호 병렬 연결 구조를 이루도록 구성될 수도 있다.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
L1: 제1 레이어 L2: 제2 레이어
L3: 제3 레이어 L4: 제4 레이어
L5: 제5 레이어 L6: 제6 레이어
105,106: 커패시터 201,202: 파워 공급부
203,204: 전원단 배선 205: 도체 라인

Claims (8)

  1. 4층의 적층 구조를 이루는 제1 내지 제4 레이어; 및
    상기 제1 내지 제4 레이어 중 제2 레이어와 제3 레이어 사이에 내장된 복수 개의 커패시터를 포함하며,
    상기 제2 레이어와 제3 레이어 사이에 내장된 커패시터들은 각각 능동소자의 적어도 하나의 전원 단자 및 접지 단자에 전기적으로 접속되고, 상기 커패시터들이 내장된 층과 같은 층에서 상기 커패시터들이 삽입된 캐비티의 가장자리에 배치된 상기 제2 및 제3 레이어를 통해 상기 전원 단자의 배선이 통합되어 상기 커패시터들이 상호 병렬 연결 구조를 이루는 커패시터 내장형 기판.
  2. 제1항에 있어서,
    상기 제3 레이어에서 상기 전원 단자의 배선이 통합된 커패시터 내장형 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 레이어 또는 제3 레이어에서 그라운드(GND)와 연결된 도체 라인이 서로 통합된 커패시터 내장형 기판.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
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