KR100886429B1 - 반도체 소자 및 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 제조방법에 관한 것으로, 제1 회로를 포함하는 제1 반도체층과, 상기 제1 반도체층 위에 적층되고 제2 회로를 포함하는 제2 반도체층과, 상기 제1 및 제2 반도체층의 일부를 관통하고 상기 제1 및 제2 회로를 전기적으로 연결시키는 비아를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 서로 다른 기판에 게이트 절연막의 두께가 상이한 로직 회로와 메모리 회로를 각각 형성하고, 이들 기판을 적층시키고, 관통 비아를 통해 로직 회로와 메모리 회로를 전기적으로 연결시킨다.
반도체 소자, 관통 비아, 로직 회로, 메모리 회로

Description

반도체 소자 및 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a는 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 단면도.
도 1b는 본 발명의 제2 실시예에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 4a 내지 도 4d는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도.
본 발명은 반도체 소자 및 제조방법에 관한 것으로, 보다 구체적으로는 고압회로와 저압회로를 다층구조로 구현한 반도체 소자 및 제조방법에 관한 것이다.
이른바 시스템 온 칩(SoC) 구조는 고전압의 메모리 회로 영역과 I/O 영역과, 그리고 저전압의 로직 회로 영역을 동시에 한 층에서 구현하는 구조를 사용하는 것 이 일반적이다. 고전압 회로와 저전압 회로를 동일한 기판에 구현하는 종래의 구조에 있어서는 서로 다른 게이트 산화막 두께를 사용하기 위해 복잡한 공정 순서를 가지게 된다. 예를 들어, 기판 상에 산화막을 형성시킨 후 산화막 일부분을 제거하고 제거된 영역에 추가로 산화막을 재차 형성함으로써 고전압 회로용 두꺼운 게이트 산화막과 저전압 회로용 얇은 게이트 산화막을 형성하는 것이다.
상술한 서로 다른 두께의 게이트 산화막을 하나의 기판에 형성하는 방법은 각 동작 전압별 산화막 두께를 균일하게 유지하기 곤란할 뿐만 아니라 시스템 온 칩(SoC) 구조에서 메모리 영역 비율이 높아지는 추세에서는 크기 축소 측면에서 불리한 점이 있다. 게다가, 시스템 온 칩 패키지의 크기를 줄이는 것과 동시에 동일한 로직 회로 영역에 다양한 크기의 메모리 회로 영역을 탑재하여 사용자의 수요에 능동적으로 대처하는 것이 곤란하다는 문제점이 있다.
본 발명은 상술한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 패키지 크기를 줄이면서 동일한 로직 회로 영역에 다양한 크기의 메모리 회로 영역을 가지는 반도체 소자 및 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 제조방법은 로직 회로와 메모리 회로를 별개의 층으로 분리하고 이들 회로들을 관통 비아를 통해 전기적으로 연결시킨 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는, 제1 기판 상에 제1 두께의 게이트 절연막을 갖는 제1 회로를 포함하는 제1 반도체층과; 상기 제1 반도체층 위에 적층되고, 제2 기판 상에 제2 두께의 게이트 절연막을 갖는 제2 회로를 포함하는 제2 반도체층과; 상기 제1 및 제2 반도체층의 일부를 관통하고, 상기 제1 및 제2 회로를 전기적으로 연결시키는 비아를 포함하는 것을 특징으로 한다.
본 실시예의 반도체 소자에 있어서, 상기 제1 두께와 상기 제2 두께는 서로 상이하다.
본 실시예의 반도체 소자에 있어서, 상기 제1 반도체층은 제1 기판 상에 제1 두께의 게이트 절연막을 갖는 제1 트랜지스터를 포함하고, 제2 반도체층은 제2 기판 상에 상기 제1 두께와 상이한 제2 두께의 게이트 절연막을 갖는 제2 트랜지스터를 포함한다.
본 실시예의 반도체 소자에 있어서, 상기 제1 및 제2 회로 중에서 어느 하나는 로직 회로를 포함하고 다른 하나는 메모리 회로를 포함한다. 상기 메모리 회로는 제1 웰 내에 제2 웰이 형성된 이중 웰 구조를 포함한다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 소자는, 제1 반도체 기판과; 상기 제1 반도체 기판 상에 형성되며, 제1 두께의 제1 게이트 절연막을 갖는 제1 트랜지스터와, 상기 제1 트랜지스터를 피복하는 제1 절연막을 포함하는 로직 회로와; 상기 로직 회로가 형성된 제1 반도체 기판 상에 적층된 제2 반도체 기판과; 상기 제2 반도체 기판 상에 형성되며, 상기 제1 두께와 상이한 제2 두께의 제2 게이트 절연막을 갖는 제2 트랜지스터와, 상기 제2 트랜지스터와 전기 적으로 접속하는 비트 라인과, 상기 제2 트랜지스터 및 상기 비트 라인을 피복하는 제2 절연막을 포함하는 메모리 회로와; 상기 제1 절연막 및 상기 제2 반도체 기판을 관통하여, 상기 로직 회로와 상기 메모리 회로를 전기적으로 연결시키는 비아를 포함하는 것을 특징으로 한다.
본 변형 실시예의 반도체 소자에 있어서, 상기 메모리 회로는 상기 제2 절연막을 관통하여 상기 비아를 상기 비트 라인에 전기적으로 접속시키는 플러그를 더 포함하고, 상기 비아는 상기 플러그를 통해 상기 비트 라인과 전기적으로 접속된다. 상기 비아는 상기 제2 절연막을 더 관통하여 상기 비트 라인과 전기적으로 접속된다.
본 변형 실시예의 반도체 소자에 있어서, 상기 로직 회로는 상기 메모리 회로에 비해 상대적으로 동작 전압이 낮은 저전압 회로이고, 상기 메모리 회로는 상기 로직 회로에 비해 상대적으로 동작 전압이 높은 고전압 회로이다.
본 변형 실시예의 반도체 소자에 있어서, 상기 제1 두께는 상기 제2 두께에 비해 상대적으로 얇다. 상기 제2 트랜지스터는 상기 제2 게이트 절연막 상에 플로팅 게이트와 블록킹 유전막과 컨트롤 게이트가 차례로 적층된 게이트 패턴을 포함한다.
본 변형 실시예의 반도체 소자에 있어서, 상기 메모리 회로는 제1 도전형의 제1 웰과 상기 제1 웰 내에 형성되고 상기 제1 도전형과 반대형인 제2 도전형의 제2 웰을 포함한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방 법은, 제1 회로를 포함하는 제1 반도체층을 제공하는 단계와; 상기 제1 반도체층의 일부를 노출시키는 제1 비아홀을 형성하는 단계와; 제2 회로를 포함하는 제2 반도체층을 제공하는 단계와; 상기 제2 반도체층의 일부를 관통하는 제2 비아홀을 형성하는 단계와; 상기 제1 및 제2 비아홀이 정렬되도록 상기 제1 반도체층과 상기 제2 반도체층을 적층하는 단계와; 상기 제1 비아홀 및 상기 제2 비아홀을 관통하여 상기 제1 및 제2 회로를 전기적으로 연결시키는 비아를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 실시예의 제조방법에 있어서, 상기 제1 반도체층을 제공하는 단계는, 제1 반도체 기판 상에 제1 접합 영역과 제1 두께의 제1 게이트 절연막을 포함하는 제1 트랜지스터를 형성하는 단계와; 상기 제1 반도체 기판 상에 상기 제1 트랜지스터를 피복하는 제1 절연막을 형성하는 단계를 포함한다.
본 실시예의 제조방법에 있어서, 상기 제1 트랜지스터를 형성하는 단계는, 상기 제1 게이트 절연막 상에 플로팅 게이트와 블록킹 유전막과 컨트롤 게이트를 차례로 적층시키는 단계를 포함한다.
본 실시예의 제조방법에 있어서, 상기 제1 비아홀을 형성하는 단계는, 상기 제1 절연막을 일부 제거하여 상기 제1 접합 영역을 노출시키는 제1 비아홀을 형성하는 단계를 포함한다.
본 실시예의 제조방법에 있어서, 상기 제2 반도체층을 제공하는 단계는, 제2 반도체 기판을 제공하는 단계와; 상기 제2 반도체 기판의 활성 영역에 제1 도전형의 제1 웰과 상기 제1 웰 내에 상기 제1 도전형과 반대형인 제2 도전형의 제2 웰을 형성하는 단계와; 상기 활성 영역 상에 제2 접합 영역과 상기 제1 두께와 상이한 제2 두께의 제2 게이트 절연막을 포함하는 제2 트랜지스터를 형성하는 단계를 포함한다.
본 실시예의 제조방법에 있어서, 상기 제2 비아홀을 형성하는 단계는, 상기 제2 반도체 기판을 일부 제거하여 상기 제2 반도체 기판을 관통하는 제2 비아홀을 형성하는 단계를 포함한다.
본 실시예의 제조방법에 있어서, 상기 비아를 형성하는 단계 이후에, 상기 제2 반도체 기판 상에 상기 제2 트랜지스터를 피복하는 제2 절연막을 형성하는 단계와; 상기 제2 절연막의 일부를 제거하여 상기 제2 접합 영역을 노출시키는 콘택홀과 상기 비아를 노출시키는 제3 비아홀을 형성하는 단계와; 상기 콘택홀을 전도체로 매립하여 상기 제2 접합 영역과 접속하는 콘택 플러그를 형성하는 단계와; 상기 제3 비아홀을 전도체로 매립하여 상기 비아와 접속하는 비아 플러그를 형성하는 단계와: 상기 제2 절연막 상에 상기 콘택 플러그 및 상기 비아 플러그와 접속하는 비트 라인을 형성하는 단계를 더 포함한다.
본 실시예의 제조방법에 있어서, 상기 콘택 플러그를 형성하는 단계와 상기 비아 플러그를 형성하는 단계는 동시에 진행된다.
본 실시예의 제조방법에 있어서, 상기 비트 라인을 형성하는 단계 이후에 상기 비트 라인을 피복하는 제3 절연막을 형성하는 단계를 더 포함한다.
본 실시예의 제조방법에 있어서, 상기 제2 반도체층을 제공하는 단계는, 제2 반도체 기판을 제공하는 단계와; 상기 제2 반도체 기판의 활성 영역에 제1 도전형 의 제1 웰과 상기 제1 웰 내에 상기 제1 도전형과 반대형인 제2 도전형의 제2 웰을 형성하는 단계와; 상기 활성 영역 상에 제2 접합 영역과 상기 제1 두께와 상이한 제2 두께의 제2 게이트 절연막을 포함하는 제2 트랜지스터를 형성하는 단계와; 상기 제2 반도체 기판 상에 상기 제2 트랜지스터를 피복하는 제2 절연막을 형성하는 단계와; 상기 제2 절연막을 일부 제거하여 상기 제2 접합 영역을 노출시키는 콘택홀을 형성하는 단계를 포함한다.
본 실시예의 제조방법에 있어서, 상기 제2 트랜지스터를 형성하는 단계는 상기 제2 게이트 절연막 상에 플로팅 게이트와 블록킹 유전막과 컨트롤 게이트를 차례로 적층시키는 단계를 포함한다.
본 실시예의 제조방법에 있어서, 상기 제2 비아홀을 형성하는 단계는 상기 제2 절연막의 일부 및 상기 제2 반도체 기판의 일부를 제거하여 상기 제2 절연막 및 상기 제2 반도체 기판을 관통하는 제2 비아홀을 형성하는 단계를 포함한다.
본 실시예의 제조방법에 있어서, 상기 제2 비아홀을 형성하는 단계는 상기 콘택홀을 형성하는 단계와 동시에 진행된다.
본 실시예의 제조방법에 있어서, 상기 콘택홀을 형성하는 단계 이후에 상기 콘택홀을 전도체로 매립하여 상기 제2 접합 영역과 접속하는 콘택 플러그를 형성하는 단계를 더 포함한다. 상기 콘택 플러그를 형성하는 단계는 상기 비아를 형성하는 단계와 동시에 진행된다.
본 실시예의 제조방법에 있어서, 상기 비아를 형성하는 단계 이후에 상기 제2 절연막 상에 상기 콘택 플러그 및 상기 비아와 접속하는 비트 라인을 형성하는 단계를 더 포함한다.
본 실시예의 제조방법에 있어서, 상기 비트 라인을 형성하는 단계 이후에 상기 비트 라인을 피복하는 제3 절연막을 형성하는 단계를 더 포함한다.
본 실시예의 제조방법에 있어서, 상기 제1 회로 및 상기 제2 회로 중에서 어느 하나는 로직 회로이고 다른 하나는 메모리 회로이다. 상기 로직 회로는 상기 메모리 회로에 비해 상대적으로 동작 전압이 낮은 저전압 회로이고, 상기 메모리 회로는 상기 로직 회로에 비해 상대적으로 동작 전압이 높은 고전압 회로이다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 소자으 제조방법은, 제1 반도체 기판 상에 제1 회로를 포함하는 제1 반도체층을 제공하는 단계와; 제2 반도체 기판 상에 제2 회로를 포함하는 제2 반도체층을 제공하는 단계와; 상기 제1 및 제2 반도체층을 관통하여 상기 제1 반도체 기판을 노출시키는 비아홀을 형성하는 단계와; 상기 비아홀을 전도체로 매립하여 상기 제1 및 제2 회로를 전기적으로 연결시키는 비아를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 서로 다른 기판에 게이트 절연막의 두께가 상이한 로직 회로와 메모리 회로를 각각 형성하고, 이들 기판을 적층시키고, 관통 비아를 통해 로직 회로와 메모리 회로를 전기적으로 연결시킨다.
이하, 본 발명에 따른 반도체 소자 및 제조방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청 구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(장치 실시예)
도 1a는 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1a를 참조하면, 본 제1 실시예의 반도체 소자(100)는 로직 회로가 형성된 제1 반도체층(101) 위에 메모리 회로가 형성된 제2 반도체층(102)이 적층되고, 관통 비아(170)를 통해 제1 반도체층(101)의 로직 회로와 제2 반도체층(102)의 메모리 회로를 전기적으로 연결시킨 것이다. 로직 회로는 저전압(LV)으로 동작되고 메모리 회로는 고전압(HV)으로 동작될 수 있다. 이와 다르게 로직 회로는 고전압(HV)으로 동작되고 메모리 회로는 저전압(LV)으로 동작될 수 있다. 본 실시예에 따르면 로직 회로는 저전압(LV)으로 동작되고 메모리 회로는 고전압(HV)으로 동작될 수 있다.
제1 반도체층(101)은 가령 실리콘과 같은 반도체로 구성된 제1 기판(110)에 절연막(126)에 의해 둘러싸인 다수개의 트랜지스터(116)를 포함하는 로직 회로가 구현된 것이다. 제1 기판(110)에는 소자분리막(112)에 의해 활성 영역들(111)이 정의된다. 활성 영역(111)에는 저전압 웰(114;LV Well)이 배치된다. 트랜지스터(116)는 게이트(117)와 게이트 절연막(118)과 스페이서(121)와 접합 영역(120)을 포함한다. 트랜지스터(116)는 접합 영역(120)과 전기적으로 연결된 콘택 플러그(122)를 매개로 금속 배선(124)과 전기적으로 연결된다.
게이트 절연막(118)은 형성되는 위치에 따라 다양한 두께로 형성될 수 있다. 본 실시예에 따르면, 게이트 절연막(118)은 메모리 회로에 비해 상대적으로 저전압으로 동작하는 로직 회로에 알맞게끔 대략 15 내지 40 옹스트롬(Å) 정도의 비교적 얇은 두께(t1)를 가지는 실리콘 산화막으로 구성될 수 있다.
제2 반도체층(102)은 가령 실리콘과 같은 반도체로 구성된 제2 기판(150)에 절연막(167,168)에 의해 둘러싸인 다수개의 메모리용 트랜지스터(156)를 포함하는 이른바 노어 플래시(NOR Flash) 메모리 회로가 구현된 것이다. 본 실시예에 따르면 메모리 회로로서 노어 플래시 메모리 회로가 채택된 것이지만 이에 한정되지 아니하고 다양한 메모리 회로, 예를 들어 낸드 플래시(NAND Flash) 혹은 이이피롬(EEPROM) 등이 채택될 수 있다.
제2 기판(150)은 소자분리막(152)에 의해 활성 영역들(151)이 정의된다. 활성 영역(151)에는 2중 웰 구조, 예를 들어 고전압 딥 웰(154;HV Deep Well) 내에 고전압 포켓 웰(155;HV Pocket Well)로 구성될 수 있다. 이러한 2중 웰 구조는 가령 페이지(PAGE) 또는 매트(MAT) 단위의 메모리 어레이들 간의 전기적 고립(isolation)을 구현하는데 바람직하다. 고전압 딥 웰(154)과 고전압 포켓 웰(155)은 서로 다른 도전형일 수 있다. 예를 들어, 제2 기판(150)이 P형 도전형인 경우 고전압 딥 웰(154)은 N형 도전형이고 고전압 포켓 웰(155)은 P형 도전형일 수 있다. 트랜지스터(156)는 게이트 패턴(166)과 게이트 절연막(160)과 스페이서(165) 와 접합 영역(161,162)을 포함한다. 게이트 패턴(166)은 차례로 적층된 플로팅 게이트(159)와 블록킹 유전막(158)과 컨트롤 게이트(157)로 구성된다. 플로팅 게이트(159)는 전기적으로 고립되어 전하 저장을 위한 장소로 활용된다. 접합 영역(161,162)은 공통 소오스 라인을 형성하는 소오스(161)와, 콘택 플러그(163)를 매개로 비트 라인(164)과 전기적으로 접속되는 드레인(162)으로 구성된다.
게이트 절연막(160)은 이른바 터널 절연막으로서 로직 회로에 비해 상대적으로 고전압으로 동작하는 메모리 회로에 알맞게끔 대략 50 내지 70 옹스트롬(Å) 정도의 비교적 두꺼운 두께(t2)를 가지는 실리콘 산화막으로 구성될 수 있다. 본 실시예에 따르면, 비교적 얇은 두께(t1)를 가지는 저전압용 게이트 절연막(118)은 제1 기판(110)에 형성되고, 비교적 두꺼운 두께(t2)를 가지는 고전압용 게이트 절연막(160)은 제2 기판(150)에 형성된다. 만일, 하나의 기판에 서로 다른 두께를 가지는 저전압용 및 고전압용 게이트 절연막이 배치되어야 하는 경우 고전압용 게이트 절연막을 형성한 후 일부를 제거하고 저전압용 게이트 절연막을 형성하여야 하는 공정상의 번잡성이 존재하게 된다. 그러나, 본 실시예는 그러한 공정상의 번잡성이 제거된 구조이다.
관통 비아(170)는 제1 반도체층(101)과 제2 반도체층(102)을 전기적으로 연결시킨다. 관통 비아(170)는 제1 반도체층(101)의 절연막(126)을 관통하여 제1 반도체층(101)의 어느 접합 영역(120)에 접속되고, 제2 반도체층(102)의 제2 기판(150)을 관통하여 비트 라인(164)과 접속된다. 관통 비아(170)는 제1 및 제2 반 도체층(101,102)의 최일측에 배치될 수 있다. 제2 반도체층(102)은 관통 비아(170)를 비트 라인(164)에 전기적으로 연결시키는 비아 플러그(172)를 더 포함할 수 있다.
본 실시예에 따르면, 제1 반도체층(101)은 로직 회로로 구성되고 제2 반도체층(102)에는 노어 플래시 메모리 회로로 구성된 것이지만, 이와 다르게 제1 반도체층(101)은 노어 플래시 메모리 회로로 구성되고 제2 반도체층(102)은 로직 회로로 구성될 수 있다.
도 1b는 본 발명의 제2 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1b를 참조하면, 본 제2 실시예에 따른 관통 비아(170)는 제1 반도체층(101)의 절연막(126)을 관통하여 제1 반도체층(101)의 어느 접합 영역(120)에 접속되고, 제2 반도체층(102)의 제2 기판(150)과 절연막(167)을 관통하여 비트 라인(164)에 직접 접속되도록 구성될 수 있다. 이외의 것은 상술한 제1 실시예에서 설명한 바가 그대로 적용된다.
(방법 실시예)
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 2a를 참조하면, 절연막(126)에 의해 둘러싸이고 로직 회로가 형성된 제1 반도체층(101)을 준비한다. 로직 회로는 후술한 메모리 회로에 비해 상대적으로 저전압으로 동작될 수 있다. 로직 회로는 제1 기판(110)의 활성 영역(111) 상에 다수 개의 트랜지스터(116)와, 트랜지스터(116)와는 콘택 플러그(122)를 통해 전기적으로 연결되는 금속 배선(124)을 주지된 공정을 이용하여 형성하므로써 구현될 수 있다. 예를 들어, 반도체로 구성된 제1 기판(110)에 소자분리막(112)을 형성하여 활성 영역(111)을 정의하고, 활성 영역(111)에 이온을 주입하여 저전압 웰(114;LV Well)을 형성한다. 그런다음, 활성 영역(111) 상에 게이트 절연막(118)과 게이트(117)와 스페이서(117)와 접합 영역(120)을 포함하는 트랜지스터(116)를 다수개 형성한다. 일부의 접합 영역(120)과 접속되는 콘택 플러그(122)를 형성하고, 콘택 플러그(122)와 접촉하는 금속 배선(124)을 형성한다. 본 실시예에 따르면 게이트 절연막(118)은 후술한 메모리 회로에 비해 상대적으로 저전압으로 동작하는 로직 회로에 알맞게끔 대략 15 내지 40 옹스트롬(Å) 정도의 비교적 얇은 두께(t1)를 가지도록 실리콘 산화막을 증착하여 형성할 수 있다. 로직 회로가 구현된 제1 반도체층(101)이 준비되면 절연막(126)을 일부 제거하여 일부의 접합 영역(120)을 노출시키는 제1 비아홀(140)을 형성한다. 제1 비아홀(140)은 제1 반도체층(101)의 최일측에 형성할 수 있다.
도 2b를 참조하면, 활성 영역(151)에 다수개의 메모리용 트랜지스터(156)가 형성된 제2 기판(150)을 준비한다. 트랜지스터(156)는 주지된 공정을 이용하여 형성할 수 있다. 예를 들어, 반도체로 구성된 제2 기판(150)에 소자분리막(152)을 형성하여 활성 영역(151)을 정의하고, 활성 영역(151)에 이온을 주입하여 2중 웰 구조를 형성한다. 본 실시예에 따르면, 2중 웰 구조는 제1 도전형의 고전압 딥 웰(154;HV Deep Well) 내에 제2 도전형의 고전압 포켓 웰(155;HV Pocket Well)이 배치된 형태이다. 예를 들어, 제2 기판(150)이 P형 도전형인 경우 고전압 딥 웰(154)은 N형 도전형이고 고전압 포켓 웰(155)은 P형 도전형일 수 있다. 그런다음, 주지된 공정을 이용하여 활성 영역(151) 상에 게이트 패턴(166)과 게이트 절연막(160)과 스페이서(165)와 접합 영역(161,162)을 포함하는 트랜지스터(156)를 형성한다. 본 실시예에 따르면, 게이트 절연막(160)은 이른바 터널 절연막으로서 로직 회로에 비해 상대적으로 고전압으로 동작하는 메모리 회로에 알맞게끔 대략 50 내지 70 옹스트롬(Å) 정도의 비교적 두꺼운 두께(t2)를 가지도록 실리콘 산화막을 증착하여 형성할 수 있다. 게이트 패턴(166)은 게이트 절연막(160) 상에 플로팅 게이트(159)와 블록킹 유전막(158)과 컨트롤 게이트(157)를 차례로 적층시켜 형성한다. 플로팅 게이트(159)는 전기적으로 고립되어 전하 저장을 위한 장소로 활용된다. 접합 영역(161,162)은 공통 소오스 라인을 형성하는 소오스(161)와, 후술한 비트 라인(도 2e의 164)과 전기적으로 접속되는 드레인(162)으로 구성된다. 트랜지스터(156)가 형성된 제2 기판(150)이 준비되면 제2 기판(150)의 일부를 제거하여 제2 기판(150)을 수직으로 관통하는 제2 비아홀(142)을 형성한다. 제2 비아홀(142)은 제2 기판(150)의 최일측에 형성할 수 있다.
도 2c를 참조하면, 제1 반도체층(101) 위에 제2 기판(150)을 적층시킨다. 이때, 제1 비아홀(140)과 제2 비아홀(142)이 정렬되게 한다. 이후에, 제1 및 제2 비아홀(140,142)에 전도체를 채워넣어 제1 및 제2 비아홀(140,142)을 매립하는 관통 비아(170)를 형성한다. 관통 비아(170)는 제1 반도체층(101)의 절연막(126)과 제2 기판(150)을 관통하여 제1 반도체층(101)의 일부의 접합 영역(120)과 접속된다.
도 2d를 참조하면, 제2 기판(150)에 절연체를 증착하여 트랜지스터(156)를 둘러싸는 절연막(167)을 형성한다. 이후에, 절연막(167)의 일부를 제거하여 드레인(162)을 노출시키는 콘택홀(146)과 관통 비아(170)를 노출시키는 제3 비아홀(144)을 형성한다. 콘택홀(146)과 제3 비아홀(144)은 동시에 형성할 수 있다.
도 2e를 참조하면, 콘택홀(146)과 제3 비아홀(144)에 전도체를 채워넣어 콘택홀(146)를 매립하는 콘택 플러그(163)와 제3 비아홀(144)을 매립하는 비아 플러그(172)를 형성한다. 콘택 플러그(163)와 비아 플러그(172)는 동시에 형성할 수 있고, 혹은 그 중 어느 하나를 먼저 형성할 수 있다. 그 다음, 절연막(167) 상에 전도체를 증착하여 비트 라인(164)을 형성한다. 비트 라인(164)은 비아 플러그(172)와 접속되어 관통 비아(170)와 전기적으로 연결되고, 콘택 플러그(163)와 접속되어 드레인(162)과 전기적으로 연결된다. 비트 라인(164)을 덮는 절연막(168)을 더 형성할 수 있다. 그 결과, 제1 기판(110)에는 로직 회로가 제2 기판(150)에는 노어 플래시 메모리 회로가 형성되고, 로직 회로와 노어 플래시 메모리 회로가 관통 비아(170)에 의해 전기적으로 연결된 반도체 소자(100)가 구현된다.
본 실시예에 따르면, 제1 반도체층(101)에는 로직 회로를 형성하고 제2 반도체층(102)에는 노어 플래시 메모리 회로로 형성하는 것이지만, 이와 다르게 제1 반도체층(101)에는 노어 플래시 메모리 회로를 형성하고 제2 반도체층(102)에는 로직 회로를 형성할 수 있다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 3a를 참조하면, 제1 기판(110) 상에 절연막(126)에 의해 피복된 다수개의 트랜지스터(116)를 포함한 로직 회로가 형성된 제1 반도체층(101)을 준비한다. 제1 반도체층(101)의 준비 과정은 상술한 도 2a에서의 설명이 그대로 적용될 수 있다. 제1 반도체층(101)이 준비되면 절연막(126)의 일부를 제거하여 일부의 접합 영역(120)을 노출시키는 제1 비아홀(140)을 형성한다.
도 3b를 참조하면, 다수개의 메모리용 트랜지스터(156)가 형성된 제2 기판(150)을 준비한다. 트랜지스터(156)의 형성 과정은 상술한 도 2b에서의 설명이 그대로 적용될 수 있다. 트랜지스터(156)의 형성 이후에 제2 기판(150) 상에 절연체를 증착하여 절연막(167)을 형성한다. 이후에 절연막(167)을 일부 제거하여 드레인(162)을 노출시키는 콘택홀(146)을 형성하고, 절연막(167)의 일부와 제2 기판(150)의 일부를 제거하여 절연막(167)과 제2 기판(150)을 수직으로 관통하는 제2 비아홀(143)을 형성한다. 콘택홀(146)과 제2 비아홀(143)은 동시에 형성할 수 있고, 혹은 그 중 어느 하나를 먼저 형성할 수 있다.
도 3c를 참조하면, 제1 반도체층(101) 위에 제2 기판(150)을 적층시킨다. 이때, 제1 비아홀(140)과 제2 비아홀(143)이 정렬되게 한다. 이후에, 제1 및 제2 비아홀(140,143)에 전도체를 채워넣어 제1 및 제2 비아홀(140,143)을 매립하는 관통 비아(170)를 형성하고, 콘택홀(146)에 전도체를 채워넣어 콘택홀(146)을 매립하는 콘택 플러그(163)를 형성한다. 콘택 플러그(163)와 관통 비아(170)는 동시에 형성 할 수 있고, 혹은 그 중 어느 하나를 먼저 형성할 수 있다. 관통 비아(170)는 절연막(126)과 제2 기판(150)과 절연막(167)을 관통하여 제1 반도체층(101)의 일부의 접합 영역(120)과 접속된다.
도 3d를 참조하면, 절연막(167) 상에 전도체를 증착하여 비트 라인(164)을 형성한다. 비트 라인(164)은 관통 비아(170)와 전기적으로 직접 연결되며, 콘택 플러그(163)와 접속되어 드레인(162)과 전기적으로 연결된다. 비트 라인(164)을 덮는 절연막(168)을 더 형성할 수 있다. 그 결과, 제1 기판(110)에는 로직 회로가 제2 기판(150)에는 노어 플래시 메모리 회로가 형성되고, 로직 회로와 노어 플래시 메모리 회로가 관통 비아(170)에 의해 전기적으로 연결된 반도체 소자(100)가 구현된다.
도 4a 내지 도 4d는 본 발명의 또 다른 변형 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도이다.
도 4a를 참조하면, 로직 회로가 형성된 제1 반도체층(101)을 준비한다. 제1 반도체층(101)의 준비 과정은 앞서 설명한 도 3a에서의 설명이 적용될 수 있다.
도 4b를 참조하면, 절연막(167)으로 덮혀진 다수개의 메모리용 트랜지스터(156)가 형성된 제2 반도체 기판(150)을 준비한다. 제2 반도체 기판(150)의 준비 과정은 앞서 설명한 도 3b에서의 설명이 적용될 수 있다.
도 4c를 참조하면, 제1 반도체층(101) 위에 제2 반도체 기판(150)을 적층하고, 절연막(167)과 제2 반도체 기판(150) 및 제1 반도체층(101)을 관통하는 비아홀(140)을 형성하고, 절연막(167)을 관통하고 드레인(162)을 노출시키는 콘택 홀(146)을 형성한다. 비아홀(140)과 콘택홀(146)은 동시에 형성할 수 있고, 혹은 어느 하나를 먼저 형성할 수 있다. 이후에, 비아홀(140)을 전도체로 채워넣어 비아(170)를 형성하고, 콘택홀(146)을 전도체로 채워넣어 콘택 플러그(163)를 형성한다. 비아(170)와 콘택 플러그(163)는 동시에 형성할 수 있고, 혹은 어느 하나를 먼저 형성할 수 있다.
도 4d를 참조하면, 비아(170) 및 콘택 플러그(163)와 접속되는 비트 라인(164)을 절연막(167) 상에 형성한다. 비트 라인(164)을 덮는 절연막(168)을 더 형성할 수 있다. 그 결과, 제1 기판(110)에는 로직 회로가 제2 기판(150)에는 노어 플래시 메모리 회로가 형성되고, 로직 회로와 노어 플래시 메모리 회로가 관통 비아(170)에 의해 전기적으로 연결된 반도체 소자(100)가 구현된다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 서로 다른 기판에 게이트 절연막의 두께가 상이한 로직 회로와 메모리 회로를 각각 형성하고, 이들 기판을 적층시키고, 관통 비아를 통해 로직 회로와 메모리 회로를 전기적으로 연결시킨다. 이에 따르면, 수요자의 요구나 시장 상황에 따라 동일한 로직 회로에 다양한 사이즈나 종류의 메모리 회로를 갖는 제품을 제조할 수 있는 효과가 있다.

Claims (31)

  1. 제1 기판 상에 제1 두께의 게이트 절연막을 갖는 로직 회로를 포함하는 제1 반도체층과;
    상기 제1 반도체층 위에 적층되고, 제2 기판 상에 상기 제1 두께와 상이한 제2 두께의 게이트 절연막을 가지며, 이중 웰이 구비된 메모리 회로를 포함하는 제2 반도체층과;
    상기 제1 및 제2 반도체층의 일부를 관통하고, 상기 제1 및 제2 회로를 전기적으로 연결시키는 비아를;
    포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 로직 회로는 상기 메모리 회로에 비해 상대적으로 동작 전압이 낮은 저전압 회로이고, 상기 메모리 회로는 상기 로직 회로에 비해 상대적으로 동작 전압이 높은 고전압 회로인 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서,
    상기 이중 웰은 제1 웰 내에 제2 웰이 형성된 것을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1 반도체 기판과;
    상기 제1 반도체 기판 상에 형성되며, 제1 두께의 제1 게이트 절연막을 갖는 제1 트랜지스터와, 상기 제1 트랜지스터를 피복하는 제1 절연막을 포함하는 로직 회로와;
    상기 로직 회로가 형성된 제1 반도체 기판 상에 적층된 제2 반도체 기판과;
    상기 제2 반도체 기판 상에 형성되며, 상기 제1 두께와 상이한 제2 두께의 제2 게이트 절연막과 상기 게이트 절연막 상에 플로팅 게이트와 블록킹 유전막과 컨트롤 게이트가 차례로 적층된 게이트 패턴을 포함하는 제2 트랜지스터와, 상기 제2 트랜지스터와 전기적으로 접속하는 비트 라인과, 상기 제2 트랜지스터 및 상기 비트 라인을 피복하는 제2 절연막을 포함하는 메모리 회로와;
    상기 제1 절연막 및 상기 제2 반도체 기판을 관통하여, 상기 로직 회로와 상기 메모리 회로를 전기적으로 연결시키는 비아를;
    포함하는 것을 특징으로 하는 반도체 소자.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 메모리 회로는 상기 제2 절연막을 관통하여 상기 비아를 상기 비트 라인에 전기적으로 접속시키는 플러그를 더 포함하고, 상기 비아는 상기 플러그를 통해 상기 비트 라인과 전기적으로 접속되는 것을 특징으로 하는 반도체 소자.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 비아는 상기 제2 절연막을 더 관통하여 상기 비트 라인과 전기적으로 접속되는 것을 특징으로 하는 반도체 소자.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 로직 회로는 상기 메모리 회로에 비해 상대적으로 동작 전압이 낮은 저전압 회로이고, 상기 메모리 회로는 상기 로직 회로에 비해 상대적으로 동작 전압이 높은 고전압 회로인 것을 특징으로 하는 반도체 소자.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제1 두께는 상기 제2 두께에 비해 상대적으로 얇은 것을 특징으로 하는 반도체 소자.
  10. 삭제
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
  12. 제1 게이트 절연막 상에 플로팅 게이트와 블록킹 유전막과 컨트롤 게이트가 차례로 적층된 제1 트랜지스터가 구비된 제1 회로를 포함하는 제1 반도체층을 제공하는 단계와;
    상기 제1 반도체층의 일부를 노출시키는 제1 비아홀을 형성하는 단계와;
    제2 회로를 포함하는 제2 반도체층을 제공하는 단계와;
    상기 제2 반도체층의 일부를 관통하는 제2 비아홀을 형성하는 단계와;
    상기 제1 및 제2 비아홀이 정렬되도록 상기 제1 반도체층과 상기 제2 반도체층을 적층하는 단계와;
    상기 제1 비아홀 및 상기 제2 비아홀을 관통하여 상기 제1 및 제2 회로를 전기적으로 연결시키는 비아를 형성하는 단계를;
    포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 제1 반도체층을 제공하는 단계는:
    제1 반도체 기판 상에 제1 접합 영역과, 제1 두께의 상기 제1 게이트 절연막을 포함하는 상기 제1 트랜지스터를 형성하는 단계와;
    상기 제1 반도체 기판 상에 상기 제1 트랜지스터를 피복하는 제1 절연막을 형성하는 단계를;
    포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 삭제
  15. 제13항에 있어서,
    상기 제1 비아홀을 형성하는 단계는:
    상기 제1 절연막을 일부 제거하여 상기 제1 접합 영역을 노출시키는 제1 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 제2 반도체층을 제공하는 단계는:
    제2 반도체 기판을 제공하는 단계와;
    상기 제2 반도체 기판의 활성 영역에 제1 도전형의 제1 웰과 상기 제1 웰 내에 상기 제1 도전형과 반대형인 제2 도전형의 제2 웰을 형성하는 단계와;
    상기 활성 영역 상에 제2 접합 영역과 상기 제1 두께와 상이한 제2 두께의 제2 게이트 절연막을 포함하는 제2 트랜지스터를 형성하는 단계를:
    포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 제2 비아홀을 형성하는 단계는:
    상기 제2 반도체 기판을 일부 제거하여 상기 제2 반도체 기판을 관통하는 제2 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17항에 있어서,
    상기 비아를 형성하는 단계 이후에:
    상기 제2 반도체 기판 상에 상기 제2 트랜지스터를 피복하는 제2 절연막을 형성하는 단계와;
    상기 제2 절연막의 일부를 제거하여 상기 제2 접합 영역을 노출시키는 콘택홀과 상기 비아를 노출시키는 제3 비아홀을 형성하는 단계와;
    상기 콘택홀을 전도체로 매립하여 상기 제2 접합 영역과 접속하는 콘택 플러그를 형성하는 단계와;
    상기 제3 비아홀을 전도체로 매립하여 상기 비아와 접속하는 비아 플러그를 형성하는 단계와:
    상기 제2 절연막 상에 상기 콘택 플러그 및 상기 비아 플러그와 접속하는 비트 라인을 형성하는 단계를;
    더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 콘택 플러그를 형성하는 단계와 상기 비아 플러그를 형성하는 단계는 동시에 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서,
    상기 비트 라인을 형성하는 단계 이후에:
    상기 비트 라인을 피복하는 제3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 제2 반도체층을 제공하는 단계는:
    제2 반도체 기판을 제공하는 단계와;
    상기 제2 반도체 기판의 활성 영역에 제1 도전형의 제1 웰과 상기 제1 웰 내에 상기 제1 도전형과 반대형인 제2 도전형의 제2 웰을 형성하는 단계와;
    상기 활성 영역 상에 제2 접합 영역과 상기 제1 두께와 상이한 제2 두께의 제2 게이트 절연막을 포함하는 제2 트랜지스터를 형성하는 단계와;
    상기 제2 반도체 기판 상에 상기 제2 트랜지스터를 피복하는 제2 절연막을 형성하는 단계와;
    포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서,
    상기 제2 트랜지스터를 형성하는 단계는:
    상기 제2 게이트 절연막 상에 플로팅 게이트와 블록킹 유전막과 컨트롤 게이트를 차례로 적층시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서,
    상기 제2 비아홀을 형성하는 단계는:
    상기 제2 절연막의 일부 및 상기 제2 반도체 기판의 일부를 제거하여 상기 제2 절연막 및 상기 제2 반도체 기판을 관통하는 제2 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서,
    상기 제2 비아홀을 형성하는 단계는:
    상기 콘택홀을 형성하는 단계와 동시에 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제24항에 있어서,
    상기 콘택홀을 형성하는 단계 이후에:
    상기 콘택홀을 전도체로 매립하여 상기 제2 접합 영역과 접속하는 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서,
    상기 콘택 플러그를 형성하는 단계는:
    상기 비아를 형성하는 단계와 동시에 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제25항에 있어서,
    상기 비아를 형성하는 단계 이후에:
    상기 제2 절연막 상에 상기 콘택 플러그 및 상기 비아와 접속하는 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제27항에 있어서,
    상기 비트 라인을 형성하는 단계 이후에:
    상기 비트 라인을 피복하는 제3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제12항에 있어서,
    상기 제1 회로 및 상기 제2 회로 중에서 어느 하나는 로직 회로이고 다른 하나는 메모리 회로인 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서,
    상기 로직 회로는 상기 메모리 회로에 비해 상대적으로 동작 전압이 낮은 저전압 회로이고, 상기 메모리 회로는 상기 로직 회로에 비해 상대적으로 동작 전압이 높은 고전압 회로인 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 삭제
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Families Citing this family (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5571871B2 (ja) * 2007-10-30 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR101480286B1 (ko) * 2008-06-20 2015-01-09 삼성전자주식회사 고집적 반도체 소자 및 그 제조방법
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
CN102612714B (zh) 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
TWI657565B (zh) 2011-01-14 2019-04-21 日商半導體能源研究所股份有限公司 半導體記憶裝置
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
KR102053348B1 (ko) 2013-09-05 2019-12-06 삼성전자주식회사 반도체 소자
US9252148B2 (en) 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US9287257B2 (en) 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
US9991390B2 (en) * 2014-09-30 2018-06-05 The Regents Of The University Of California Thin film transition metal dichalcogenides and methods
KR20160124294A (ko) * 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
SG11201805857UA (en) 2016-02-18 2018-08-30 Massachusetts Inst Technology High voltage logic circuit
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
CN109192721A (zh) * 2018-09-05 2019-01-11 中国科学院微电子研究所 一种半导体器件及其制造方法
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11362108B2 (en) * 2020-01-30 2022-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure with a logic device and a memory device being formed in different levels, and method of forming the same
KR20210120221A (ko) 2020-03-26 2021-10-07 삼성전자주식회사 반도체 스택 및 그 제조 방법
CN112635472A (zh) * 2020-12-08 2021-04-09 中国科学院微电子研究所 一种三维存算电路结构及其制备方法
CN112635461B (zh) * 2020-12-08 2024-04-16 中国科学院微电子研究所 一种三维存算电路结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001290171A (ja) * 2000-01-26 2001-10-19 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR20050015498A (ko) * 2003-08-06 2005-02-21 삼성전자주식회사 Ｎｏｒ형 마스크 ｒｏｍ 소자 및 이를 포함하는 반도체소자의 제조 방법
JP2005109498A (ja) * 2003-09-30 2005-04-21 Internatl Business Mach Corp <Ibm> 結晶方位が異なるウェハ上に構築されたデバイス層を有する３次元ｃｍｏｓ集積回路
JP2006203250A (ja) * 2006-04-05 2006-08-03 Ftl:Kk ３次元半導体デバイスの製造方法
KR20060097892A (ko) * 2005-03-07 2006-09-18 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
JP2006286752A (ja) * 2005-03-31 2006-10-19 Sharp Corp ３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5321286A (en) * 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors
KR100557645B1 (ko) 1998-12-28 2006-05-11 주식회사 하이닉스반도체 반도체소자의 캐패시터 및 그 형성방법_
JP2002368141A (ja) 2001-06-06 2002-12-20 Sony Corp 不揮発性半導体メモリ装置
KR100866734B1 (ko) 2002-07-18 2008-11-03 주식회사 하이닉스반도체 반도체소자의 인버터 형성방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001290171A (ja) * 2000-01-26 2001-10-19 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR20050015498A (ko) * 2003-08-06 2005-02-21 삼성전자주식회사 Ｎｏｒ형 마스크 ｒｏｍ 소자 및 이를 포함하는 반도체소자의 제조 방법
JP2005109498A (ja) * 2003-09-30 2005-04-21 Internatl Business Mach Corp <Ibm> 結晶方位が異なるウェハ上に構築されたデバイス層を有する３次元ｃｍｏｓ集積回路
KR20060097892A (ko) * 2005-03-07 2006-09-18 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
JP2006286752A (ja) * 2005-03-31 2006-10-19 Sharp Corp ３次元半導体集積回路装置の製造方法および３次元半導体集積回路装置
JP2006203250A (ja) * 2006-04-05 2006-08-03 Ftl:Kk ３次元半導体デバイスの製造方法

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