KR100878512B1 - ＧａＮ 반도체 기판 제조 방법 - Google Patents

ＧａＮ 반도체 기판 제조 방법 Download PDF

Info

Publication number
KR100878512B1
KR100878512B1 KR20070046723A KR20070046723A KR100878512B1 KR 100878512 B1 KR100878512 B1 KR 100878512B1 KR 20070046723 A KR20070046723 A KR 20070046723A KR 20070046723 A KR20070046723 A KR 20070046723A KR 100878512 B1 KR100878512 B1 KR 100878512B1
Authority
KR
South Korea
Prior art keywords
gan
thin film
substrate
film
metal
Prior art date
Application number
KR20070046723A
Other languages
English (en)
Other versions
KR20080100706A (ko
Inventor
권광우
김익현
Original Assignee
나이넥스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 나이넥스 주식회사 filed Critical 나이넥스 주식회사
Priority to KR20070046723A priority Critical patent/KR100878512B1/ko
Priority to PCT/KR2008/002682 priority patent/WO2008140254A1/en
Publication of KR20080100706A publication Critical patent/KR20080100706A/ko
Application granted granted Critical
Publication of KR100878512B1 publication Critical patent/KR100878512B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Abstract

본 발명은 이종 단결정 기판위에 결정 결함이 적은 GaN 막을 형성하는 GaN 반도체 기판 제조 방법에 관한 것이다. 상기 GaN 반도체 기판 제조 방법은, 이종 단결정 기판위에 GaN 박막, 전위 차단용 마스크층, 금속 박막을 순차적으로 형성하는 단계, 상기 금속 박막을 열처리하여 금속 입자화시키는 단계, 금속 입자들을 마스크로 하여 전위 차단용 마스크층 및 GaN 박막을 식각하여 패터닝하는 단계, 패터닝된 GaN 박막을 씨드(seed)로 하여 GaN를 재성장하여 결정 결함이 적은 GaN 막을 이종 단결정 기판위에 형성하는 단계를 구비한다.
본 발명에 의하여, 별도의 사진 식각 공정없이 미세 패턴을 형성하고 이를 이용하여 결정 결함이 적은 GaN 막을 형성함으로써, 간단하면서도 저렴하게 양질의 GaN 막을 갖는 GaN 반도체 기판을 제조할 수 있게 된다.
pendeo epitaxy, GaN, 발광 다이오드, GaN on Si

Description

ＧａＮ 반도체 기판 제조 방법{Method of manufacturing semiconductor substrate having GaN layer}
도 1은 본 발명의 바람직한 실시예에 따른 GaN 반도체 기판 제조 공정을 순차적으로 도시한 단면도들이다.
도 2는 본 발명의 바람직한 실시예에 따른 GaN 반도체 기판 제조 공정 중 실리콘 산화막 위에 증착된 금속 박막을 열처리하여 입자화시킨 상태를 촬영한 전자 현미경 사진이다.
도 3은 본 발명의 바람직한 실시예에 따른 제조 공정에 따라 기판상에 GaN 박막이 형성된 GaN 반도체 기판의 단면에 대한 전자 현미경 사진이다.
도 4는 본 발명의 바람직한 실시예에 따라 형성된 GaN 반도체 기판상에 제작한 GaN 발광 소자를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 GaN 반도체 기판 제조 공정을 순차적으로 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따라 형성된 GaN 반도체 기판상에 제작한 GaN 발광 소자를 개략적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 이종 단결정 기판
500 : Si 기판
110, 510 : GaN 박막
120, 520 : 전위(dislocation) 차단용 마스크층
130, 530 : 금속 박막
132, 532 : 금속 입자
140, 540 : GaN 막
150, 550 : 공극부
40, 60 : GaN 발광 다이오드 소자
본 발명은 기판상에 GaN 단결정 박막을 성장시키는 GaN 반도체 기판 제조 공정에 관한 것으로서, 더욱 구체적으로는 이종 단결정 기판위에 결정 결함을 최소화시킨 GaN 단결정 막을 성장시킬 수 있는 GaN 반도체 기판 제조 공정에 관한 것이다.
질화갈륨(GaN) 반도체 막은 발광 다이오드, 수광 소자, FET 등의 반도체 소자를 제작하는데 사용되는 재질이다. 질화갈륨막이 위와 같은 반도체 소자에 사용되기 위해서는 결정 결함이 적은 단결정 형태로 형성되어야 한다. 현재에는 GaN 단결정 기판을 생산성이 있는 가격으로 크게 성장하는 방법이 존재하지 않기 때문에, 일반적으로 이종 단결정 기판 위에 GaN을 박막 형태로 성장시킨 GaN 반도체 기판을 주로 사용하고 있다. 그런데, GaN과 격자 상수가 일치하는 재질의 단결정 기판이 없기 때문에, GaN과는 격자 상수가 차이가 나는 Al2O3, SiC 단결정 기판에 완충층 형성 기술을 도입하여 GaN 단결정 박막을 단결정 기판 상에 형성하고 있다. 그러나 격자 상수의 차이로 인해 GaN 박막에는 결정 결함이 자연적으로 형성되게 되는데, 그 중에서도 특히 threading dislocation은 소자의 특성과 수명에 악영향을 끼친다.
이러한 결정 결함을 줄이기 위한 방법으로는 ELO(Epitaxial Lateral Overgrowth)방법 및 pendeo epitaxy 방법이 사용되고 있다.
ELO 방법은 GaN의 일부를 실리콘 산화막이나 질화물 등의 막으로 가리고, GaN이 노출된 부분에서 재성장되는 GaN이 실리콘 산화막 위로 측면(lateral) 성장하면서 결합되도록 하는 방법이다. 전술한 ELO 방법은 성장 마스크가 바로 하단의 dislocation을 가려줌으로써 박막내 dislocation 양을 감소시키게 된다. 그러나 노출된 GaN에 존재하는 dislocation은 마스킹이 되지 않음으로써 그대로 GaN 막 성장시 계속 존재하게 되는 단점이 있다.
이러한 단점을 개선시킨 pendeo epitaxy 방법은 마스크 이외의 노출된 GaN을 식각하여 이종 단결정 기판을 노출시키고, 마스크 바로 아래의 GaN 벽면에서 GaN이 재성장하여 마스크 위의 부분을 측면 성장하면서 결합되도록 하는 방법으로써, dislocation의 양을 크게 감소시킬 수 있는 방법이다.
전술한 ELO 방법 또는 pendeo epitaxy 방법에 사용하는 마스크는 c plane 사 파이어 기판의 경우, (11-20) 방향의 옆면을 가지는 스트라이프(stripe) 형태 또는 도트(dot) 형태를 가지고 있다. 그리고, 전술한 형상의 마스크는 일반적으로 감광성 폴리머를 이용한 노광, 현상, 식각 공정을 통해 패터닝하여 형성하고 있다.
하지만, 종래의 pendeo epitaxy 방법은 마스크의 너비가 넓어질수록 평탄한 GaN 막을 얻기가 어려워지는 문제점을 갖고 있다. GaN 박막의 측면 성장(lateral growth) 특성상 성장되는 가장자리가 기울어진 방향의 결정성을 가지고 성장하게 된다. 이러한 상태로 마스크 위부분을 측면(lateral) 성장하다가 다른 GaN과 만나서 결합하게 되면 결정성으로 인해 평탄한 박막이 형성되는 것이 아니라 요철이 형성되기가 쉽고, GaN과 GaN이 만나는 부분에서 다른 결함이 발생하게 된다. 뿐만 아니라 마스크의 윗부분을 GaN으로 덮기 위해서는 기존 두께 이상의 두꺼운 GaN을 필요로 하게 되는 단점이 있다.
한편, 다른 연구에서는 pendeo epitaxy의 구조를 만든 후 마스크를 제거하고 GaN을 성장함으로써 위의 문제점을 해결하기도 하지만, 마스크가 없는 이유로 seed GaN에서의 dislocation이 차단되지 않고 계속적으로 존재하여 소자에 영향을 끼치게 되는 단점이 있다.
너비가 좁은 마스크 패턴을 형성해서 이러한 단점을 줄일 수가 있는데, 이를 위해서는 1 ㎛ 이하 범위의 패턴이 바람직하다. 이러한 미세 패턴을 형성하기 위해서는 고가의 현상 마스크와 노광기가 필수적이다. 그러나 이러한 미세 마스크를 이용한 패턴으로 마스크의 너비를 0.5 um 미만으로 감소시키려면 제조 원가가 상승하게 되는 문제점이 발생한다.
한편, pendeo epitaxy 공정은 Si 단결정 기판위에 GaN 성장을 가능하게 하는 방법 중의 하나이다. 일반적으로 Si 기판은 GaN과의 격자 상수 차이와 열팽창 정도 차이가 심해서 Si 기판위에 형성된 GaN 막은 두께가 증가될수록 크랙과 결정 결함 발생이 증가하는 것으로 알려져 있다. 그러나 Si 기판은 여타 기판과 달리 직경 300 mm 크기의 기판의 대량 생산이 가능할 정도로 그 생산성 및 대면적화가 우수하고, 면적대비 가격이 저렴하다는 장점을 갖고 있다. 따라서, 본 출원인은 Si 기판을 이용하여 특성이 우수한 GaN 박막을 제작할 수 있는 방법을 제안하고자 한다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 이종 단결정 기판위에 양질의 GaN 박막을 용이하게 성장하는 GaN 반도체 기판 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 사진식각공정을 사용하지 않고서도 미세 패턴을 형성함으로써, 생산 공정을 단순화시키고 생산성을 향상시킬 수 있는 GaN 반도체 기판 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 Si 기판위에 결정 결함이 적은 양질의 GaN 막을 형성함으로써 경제적이면서도 생산성이 높은 GaN 발광 소자용 GaN 반도체 기판을 제조하는 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 특징은 이종 단결정 기판위에 결정 결함이 적은 GaN 막을 형성하는 GaN 반도체 기판 제조 방법에 관한 것으로 서, 상기 GaN 반도체 기판 제조 방법은,
(a) 기판위에 GaN 박막을 형성하는 단계,
(b) 상기 GaN 박막위에 전위 차단용 마스크층을 형성하는 단계,
(c) 상기 전위 차단용 마스크층위에 소정의 금속을 증착하여 금속 박막을 형성하는 단계,
(d) 소정의 온도로 열처리하여 상기 금속 박막을 금속 입자들로 변형시키는 단계,
(e) 상기 금속 입자들을 마스크로 하여 상기 전위 차단용 마스크층 및 상기 GaN 박막을 식각하여 패터닝하는 단계,
(f) 상기 금속 입자들을 제거하는 단계,
(g) 상기 (f) 단계의 결과물위에 GaN를 재성장시켜 GaN 막을 형성하는 단계;
를 구비하여, 기판 상에 결정 결함이 적은 GaN 막을 형성한다.
전술한 특징을 갖는 제조 방법에 있어서, 상기 기판은 GaN 막과는 이종 단결정 기판인 Al2O3, SiC, Si 기판 중 어느 하나로 이루어지며,
상기 기판이 Si 기판인 경우, 상기 (e) 단계는 상기 금속 입자들을 마스크로 하여 상기 전위 차단용 마스크층 및 상기 GaN 박막 뿐만 아니라 기판의 소정 깊이까지 식각하여 패터닝하는 것이 바람직하다.
전술한 특징을 갖는 제조 방법에 있어서, 상기 금속 박막을 구성하는 금속은 Au, Pt, Sn, Ag, Zn, In중 어느 하나로 이루어지고, 상기 금속 입자는 불규칙한 형 상과 분포를 가지며, 상기 금속 입자의 크기는 1 ㎛ 미만인 것이 바람직하다. 상기 금속 입자의 크기는 상기 금속 박막의 두께, 금속의 종류 및 금속의 열처리 온도에 따라 결정되고, 열처리 분위기에 따라 일부 산화 또는 질화될 수 있다.
전술한 특징을 갖는 제조 방법에 있어서, 상기 전위 차단용 마스크층은 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 것이 바람직하다.
전술한 특징을 갖는 GaN 반도체 기판 제조 방법에 따라 제조된 GaN 반도체 기판은 GaN 발광 소자 및 전자 소자 등의 기판으로 사용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 GaN 반도체 기판의 제조 공정을 설명한다. 도 1은 본 발명의 바람직한 실시예에 따른 GaN 반도체 기판의 제조 공정을 순차적으로 도시한 단면도들이다.
먼저, 도 1의 (a)를 참조하면, 이종 단결정 기판(100) 위에 GaN 박막(110)을 일정 두께로 성장한다. 이종 단결정 기판(100)은 Al2O3, SiC 기판을 사용하고, 일반적인 MOCVD 방법을 이용하여 기판(100)상에 GaN 박막을 성장한다. 성장된 GaN 박막(110)의 두께는 200 nm 이상의 두께 정도면 가능하나 그 이하의 두께라도 상관없다. 또한 성장된 GaN 박막(110)은 도핑이 되거나 되지 않아도 상관없고, GaN 이외의 Al, In 등의 물질이 일부 들어간 GaN 박막이어도 상관없다.
다음, 상기 GaN 박막(110)위에 전위(dislocation) 차단용 마스크층(120)을 형성한다. 상기 전위 차단용 마스크층(120)은 실리콘 산화막 또는 실리콘 질화막을 전면 증착하여 형성한다. 이하 내용에서는 실리콘 산화막을 예로 설명한다. 전위 차단용 마스크층(120)의 두께는 수십 nm에서 수 ㎛ 까지 가능하나, 향후 공정에서 GaN을 재성장시키기 위하여 200 nm 정도가 가장 바람직하다.
다음, 상기 전위 차단용 마스크층(120)위에 금속 박막(130)을 형성한다. 이 때 금속 박막(130)으로 사용가능한 금속으로는 비교적 낮은 녹는점을 가지는 Sn, In, Zn, Ag와 입자화가 잘 형성되는 것으로 알려진 Au, Pt 등이 적당하다. 이와 같이, 금속 박막은 Au, Pt, Sn, Ag, Zn, In중 어느 하나로 이루어질 수 있다. 또한, 상기 금속 박막의 두께는 향후 공정에서 형성되는 금속 입자의 크기를 좌우하므로, 필요한 금속 입자의 크기에 따라 금속 박막의 두께를 결정하게 된다.
다음, 도 1의 (b)를 참조하면, 상기 금속 박막(130)을 소정의 온도로 열처리하여 금속 입자(132)를 형성한다. 이때, 상기 금속 박막(130)의 두께가 두꺼울수록 열처리에 의해 입자화되었을 때 금속 입자의 크기가 커지는 경향이 있으므로, 금속 박막(130)의 두께를 조절하여 금속 입자(132)의 크기를 조절할 수 있다. 상기 금속 박막에 대한 열처리는 질소 또는 산소 분위기에서 수백℃의 온도로 실시한다. 마찬가지로 열처리 온도와 시간을 조절하여 입자의 크기를 일부 조절 가능하다. 상기 금속 입자는 불규칙한 형상과 분포를 가지며, 상기 금속 입자의 크기는 1 ㎛ 미만인 것이 바람직하다. 상기 금속 입자의 크기는 상기 금속 박막의 두께, 금속의 종류 및 열처리 온도에 따라 결정된다.
다음, 도 1의 (c)를 참조하면, 상기 금속 입자(132)를 마스크로 하여 전위 차단용 마스크층(120)인 실리콘 산화막을 식각하여 패터닝한다. 이때, 식각 방법은 건식식각이 가장 바람직하다. 특히, 식각시에 불소 성분이 들어간 반응성 플라즈마 가스를 이용하는 경우, 금속 입자(132)에 대한 실리콘 산화막의 식각비가 크기 때문에, 금속 입자(132)를 마스크로 하여 실리콘 산화막의 하부의 GaN 박막(110)이 드러날 때까지 실리콘 산화막을 식각하는 것이 가능하게 된다.
다음, 도 1의 (d)를 참조하면, 노출된 GaN 박막(110)을 식각하여 GaN 박막을 패터닝한다. 이때, 금속 입자(132) 뿐만 아니라 패터닝된 전위 차단용 마스크층(122)인 실리콘 산화막이 GaN 박막(110)의 식각에 대한 마스크 역할을 하게 된다. 그 결과, 패터닝된 전위 차단용 마스크층(122)인 실리콘 산화막 아래의 GaN 박막은 식각되지 않고, 실리콘 산화막이 없는 노출된 GaN 박막은 모두 식각된다. GaN 박막(110)의 식각은 Cl2와 BCl3가 주성분인 반응성 플라즈마 가스를 이용하면 실리콘 산화막의 식각에 대해 충분한 식각 속도를 가지게 되므로 하부의 기판이 노출될 때까지 식각이 가능하게 되고, 식각될 GaN 박막의 두께에 따라 마스크 역할을 할 실리콘 산화막의 두께도 조절해야 한다.
다음, 도 1의 (e)를 참조하면, GaN 박막의 패턴 식각이 끝나면, 남아있는 금속 입자(132)를 습식 에칭한다. 주로 강산 또는 금속에 따른 전용 에칭액을 사용하는데 실리콘 산화막을 에칭하지 않는 용액으로 한다. 그러한 용액에 일정 시간 담그어 금속 입자를 제거한 후 탈이온수에 세정하고, 물기를 제거하여 GaN을 재성장할 기판을 제작하게 된다.
다음, 도 1의 (f)를 참조하면, 전위 차단용 마스크층(122) 및 GaN 박막(112)이 패터닝된 기판위에 패터닝된 GaN 박막(112)을 씨드(Seed)로 하여 GaN를 재성장시킴으로써, 양질의 GaN 막(140)을 형성하게 된다.
도 3은 본 발명의 바람직한 실시예에 따라 기판상에 GaN을 재성장하여 평평한 GaN 막을 형성한 GaN 반도체 기판의 단면에 대한 전자현미경 사진이다. 도 3 및 도 1의 (f)를 참조하면, 패터닝된 실리콘 산화막(122) 바로 아래 부분의 GaN 박막(112) 벽면에서 GaN이 재성장하는데, 성장의 특성상 측면 성장(lateral growth)의 빠른 속도로 인해 상대쪽의 GaN과 만나면서 하부에 공극부(150)를 형성하게 된다. 이렇게 결합된 GaN은 이후 계속 성장하여 실리콘 산화막의 상부를 모두 덮고, 평평한 GaN 막(140)을 형성하게 된다.
도 4는 전술한 바람직한 실시예에 따라 사파이어 기판(400)에 성장된 GaN 막(410)위에 형성한 LED 소자(40)의 단면도를 도시한 것이다. 도 4를 참조하면, 상기 GaN 막(410) 위에 형성된 상기 LED 소자(40)는 n - GaN층(420)와 p - GaN층(440) 사이에 다중 양자 우물 형태의 활성층(430)을 가진 GaN 박막의 일부를 식각하여 n - GaN층(420)을 노출시킨다. 남아있는 p - GaN 층(440)의 표면에는 투명전극(450)을 형성한 후, 노출된 n - GaN층(420) 및 투명 전극(450)의 각각에 음극 전극(422) 및 양극 전극(452)을 형성한다.
이하, 도 5를 참조하여 본 발명의 다른 실시예에 따른 GaN 반도체 기판 제조 방법을 설명한다. 도 5는 본 실시예에 따라 GaN 반도체 기판을 제조하는 과정을 순차적으로 도시한 단면도들이다. 본 실시예에 따른 GaN 반도체 기판 제조 방법은 Si 기판상에 결정 결함이 적은 GaN 막을 형성하는 방법에 관한 것이다.
도 5를 참조하면, 도 5의 (a) 내지 (b)의 과정은 전술한 바람직한 실시예의 제조 방법과 동일하다. 먼저 Si 기판(500) 위에 일반적인 방법으로 GaN 박막(510)을 크랙이 발생하지 않을 정도의 두께로 성장시킨 후, 전위 차단용 마스크층(520)을 형성한다. 다음, 전위 차단용 마스크층(520)위에 금속을 증착하여 금속 박막(530)을 형성한 후, 열처리하여 금속 박막의 금속들을 입자화함으로써, 금속 입자(532)를 형성한다.
다음, 도 5의 (c) 및 (d)를 참조하면, 금속 입자들을 마스크로 하여 전위 차단용 마스크층(520)을 식각하여 직경 1 ㎛ 미만의 랜덤한 원 패턴을 형성한 후, 다시 금속 입자들과 패터닝된 산화물 입자를 마스크로 하여 GaN 박막(510)을 식각한다. 이때 Si(500) 기판이 일정 깊이(d1)만큼 식각되도록 하여, 이후 공정에서 GaN 박막 재성장시 상기 노출된 Si 기판에서 재성장되는 결함이 많은 GaN이 마스크 입자(522) 하단의 GaN(512) 벽면에서 재성장된 결함이 없는 GaN에 의해 차단됨을 유도하는 것이 바람직하다.
다음, 도 5의 (e) 및 (f)를 참조하면, 금속 입자를 습식에칭으로 제거한 후, 패터닝된 GaN 박막(512)를 씨드(seed)로 GaN을 재성장시킴으로써 표면 일부가 식각된 Si 기판(502)위에 결정 결함이 적은 GaN 막(540)을 형성하게 된다. 이때, GaN이 측면 성장(lateral growth)함에 따라 상대쪽의 GaN과 만나면서 하부에 공극부(550)를 형성하게 된다.
도 6은 본 실시예에 따른 Si 기판(600)위에 성장된 GaN 막(610)을 갖는 반도체 기판을 적용하여 제작한 GaN 발광 다이오드 소자의 단면도를 예시적으로 도시한 것이다. 도 6을 참조하면, 본 실시예에 따라 전도성 기판인 Si 기판(600)위에 성장 된 GaN 막(610)위에 형성된 발광 다이오드(60)는 n - GaN층(620)와 p - GaN층(640) 사이에 다중 양자 우물의 형태를 가지는 활성층(630)으로 이루어진 구조를 가지고 있다. Si 기판(600)의 전도성을 이용하여 음극 전극(662)은 Si 기판(600)의 하단면에 형성하고 양극 전극(652)은 p - GaN층(640)의 표면에 투명 전극(650)을 형성한 후 그 위에 형성된다.
또한 이러한 Si 기판위에 형성한 발광 다이오드의 경우 Si 기판의 낮은 반사도로 인해 활성층에서 형성된 빛이 Si 기판에서 많이 흡수되므로 n - GaN층의 하단부에 반사막을 형성하는 것이 바람직하다. 상기 반사막은 AlxGa1 - xN(x=0～1)/GaN 박막을 반복적으로 성장한 브래그 반사막을 적용하는 것이 바람직하다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에서, 재성장되는 GaN 막에 결정 결함이 생기지 않도록 하기 위하여 금속 입자의 종류, 열처리의 온도, 금속 입자의 크기 등은 다양하게 변형하여 실시할 수 있는 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명은 종래의 pendeo epitaxy 방법을 개선시킨 것으로써, 본 발명에 의하여 이종 단결정 기판위에 결정 결함이 적은 GaN 박막의 형성을 종래보다 더 용이하고 저렴하게 실현할 수 있게 된다.
특히, 본 발명은 Si 기판위에 결정 결함이 적은 GaN 박막 성장을 실현함으로써 이러한 GaN 박막 위에 발광 다이오드의 제작을 가능하게 한다. 이와 같이, 본 발명에 의하여 GaN 발광 다이오드 소자의 제작에 사용될 수 있는 Si 기판의 GaN 반도체 기판을 제공할 수 있게 됨으로써, 2인치 이상의 Si 기판을 사용하여 발광 다이오드의 생산량을 늘릴 수 있고, 이에 따라 다이오드의 가격을 감소시킬 수 있는 효과를 준다.

Claims (8)

  1. (a) 기판위에 GaN 박막을 형성하는 단계;
    (b) 상기 GaN 박막위에 전위 차단용 마스크층을 형성하는 단계;
    (c) 상기 전위 차단용 마스크층위에 소정의 금속을 증착하여 금속 박막을 형성하는 단계;
    (d) 소정의 온도로 열처리하여 상기 금속 박막을 금속 입자들로 변형시키는 단계;
    (e) 상기 금속 입자들을 마스크로 하여 상기 전위 차단용 마스크층 및 상기 GaN 박막을 식각하여 패터닝하는 단계;
    (f) 상기 금속 입자들을 제거하는 단계;
    (g) 상기 (f) 단계의 결과물위에 GaN를 재성장시켜 GaN 막을 형성하는 단계;
    를 구비하여, 기판상에 결정 결함이 적은 GaN 막을 형성하는 것을 특징으로 하는 GaN 반도체 기판 제조 방법.
  2. 제1항에 있어서, 상기 기판은 Al2O3 또는 SiC 기판 중 어느 하나로 이루어지는 것을 특징으로 하는 GaN 반도체 기판 제조 방법.
  3. 제1항에 있어서, 상기 기판은 Si 기판으로 이루어지며,
    상기 (e) 단계는 상기 금속 입자들을 마스크로 하여 상기 전위 차단용 마스크층 및 상기 GaN 박막 뿐만 아니라 Si 기판의 일정 깊이까지 식각하여 패터닝하는 것을 특징으로 하는 GaN 반도체 기판 제조 방법.
  4. 제1항에 있어서, 상기 금속 박막을 구성하는 금속은 Au, Pt, Sn, Ag, Zn, In중 어느 하나로 이루어지는 것을 특징으로 하는 GaN 반도체 기판 제조 방법.
  5. 제1항에 있어서, 상기 금속 입자는 불규칙한 형상과 분포를 가지는 것을 특징으로 하며, 상기 금속 입자의 크기는 1 ㎛ 미만인 것을 특징으로 하는 GaN 반도체 기판 제조 방법.
  6. 제1항에 있어서, 상기 전위 차단용 마스크층은 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 것을 특징으로 하는 GaN 반도체 기판 제조 방법.
  7. 제1항에 있어서, 상기 금속 입자의 크기는 상기 금속 박막의 두께, 금속의 종류 및 금속의 열처리 온도에 따라 결정되는 것을 특징으로 하는 GaN 반도체 기판 제조 방법.
  8. 삭제
KR20070046723A 2007-05-14 2007-05-14 ＧａＮ 반도체 기판 제조 방법 KR100878512B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR20070046723A KR100878512B1 (ko) 2007-05-14 2007-05-14 ＧａＮ 반도체 기판 제조 방법
PCT/KR2008/002682 WO2008140254A1 (en) 2007-05-14 2008-05-14 Method of manufacturing semiconductor substrate having gan layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20070046723A KR100878512B1 (ko) 2007-05-14 2007-05-14 ＧａＮ 반도체 기판 제조 방법

Publications (2)

Publication Number Publication Date
KR20080100706A KR20080100706A (ko) 2008-11-19
KR100878512B1 true KR100878512B1 (ko) 2009-01-13

Family

ID=40002396

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20070046723A KR100878512B1 (ko) 2007-05-14 2007-05-14 ＧａＮ 반도체 기판 제조 방법

Country Status (2)

Country Link
KR (1) KR100878512B1 (ko)
WO (1) WO2008140254A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013157875A1 (ko) * 2012-04-18 2013-10-24 서울옵토디바이스주식회사 고효율 발광다이오드 제조방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI419367B (zh) 2010-12-02 2013-12-11 Epistar Corp 光電元件及其製造方法
KR101643213B1 (ko) * 2010-12-23 2016-08-10 에피스타 코포레이션 광전소자 및 그 제조방법
JP2012142473A (ja) * 2011-01-05 2012-07-26 Shogen Koden Kofun Yugenkoshi 光電素子及びその製造方法
KR101286771B1 (ko) * 2011-08-22 2013-07-16 고려대학교 산학협력단 유기 발광 소자 및 그 제조 방법
KR101448870B1 (ko) * 2012-11-28 2014-10-13 한국기계연구원 나노/마이크로 하이브리드 구조물 제조방법
CN103614769B (zh) * 2013-10-25 2016-03-16 中国电子科技集团公司第五十五研究所 一种基于原位刻蚀的氮化镓同质外延方法
US9171810B2 (en) * 2013-11-21 2015-10-27 Nxp B.V. Electronic device incorporating a randomized interconnection layer having a randomized conduction pattern
CN103647008B (zh) * 2013-12-31 2016-04-06 中国科学院半导体研究所 生长半极性GaN厚膜的方法
CN104078335B (zh) * 2014-06-30 2017-04-19 中国科学院上海微***与信息技术研究所 一种用于HVPE生长GaN单晶的复合籽晶模板及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060081107A (ko) * 2005-01-07 2006-07-12 삼성코닝 주식회사 결정 성장 방법
KR20060081108A (ko) * 2005-01-07 2006-07-12 삼성코닝 주식회사 결정 성장 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4088111B2 (ja) * 2002-06-28 2008-05-21 日立電線株式会社 多孔質基板とその製造方法、ＧａＮ系半導体積層基板とその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060081107A (ko) * 2005-01-07 2006-07-12 삼성코닝 주식회사 결정 성장 방법
KR20060081108A (ko) * 2005-01-07 2006-07-12 삼성코닝 주식회사 결정 성장 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013157875A1 (ko) * 2012-04-18 2013-10-24 서울옵토디바이스주식회사 고효율 발광다이오드 제조방법
KR101373398B1 (ko) * 2012-04-18 2014-04-29 서울바이오시스 주식회사 고효율 발광다이오드 제조방법

Also Published As

Publication number Publication date
WO2008140254A1 (en) 2008-11-20
KR20080100706A (ko) 2008-11-19

Similar Documents

Publication Publication Date Title
KR100878512B1 (ko) ＧａＮ 반도체 기판 제조 방법
TWI445052B (zh) 藉由金屬有機化學氣相沈積（ＭＯＣＶＤ）於多孔性氮化鎵（ＧａＮ）模板上氮化銦鎵（ＩｎＧａＮ）之生長
JP5180050B2 (ja) 半導体素子の製造方法
CN102694087B (zh) 电子器件及其制造方法
JP3139445B2 (ja) ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
US8709846B2 (en) Solid state lighting devices and associated methods of manufacturing
US6844569B1 (en) Fabrication method of nitride-based semiconductors and nitride-based semiconductor fabricated thereby
JP3471685B2 (ja) 半導体基材及びその製造方法
KR100401898B1 (ko) 결정 성장용 기판 및 이를 이용한 기판 제조방법
US20140127848A1 (en) Nitride semiconductor light-emittting device and process for producing the same
KR101936970B1 (ko) 반도체장치와 제조방법
US20040057482A1 (en) GaN structures having low dislocation density and methods of manufacture
JP4471726B2 (ja) 単結晶サファイア基板の製造方法
JPH10321911A (ja) 単結晶シリコン上に化合物半導体のエピタキシヤル層を製造する方法及びそれにより製造された発光ダイオード
JP2003249453A (ja) 窒化ガリウム基板の製造方法
US20100035416A1 (en) Forming III-Nitride Semiconductor Wafers Using Nano-Structures
JP2010521810A (ja) 半導体ヘテロ構造及びその製造
JP4356208B2 (ja) 窒化物半導体の気相成長方法
US8148178B2 (en) Method of growing nitride single crystal and method of manufacturing nitride semiconductor light emitting device
US10892159B2 (en) Semipolar or nonpolar group III-nitride substrates
JP4743989B2 (ja) 半導体素子およびその製造方法ならびに半導体基板の製造方法
JP2002008998A (ja) Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP4665286B2 (ja) 半導体基材及びその製造方法
JP2001148348A (ja) ＧａＮ系半導体素子とその製造方法
US20210175077A1 (en) Semipolar or nonpolar group iii-nitride substrates

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee