KR100875073B1 - Metal wiring formation method of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 금속 장벽층 증착 공정과, 오버행이 발생되는 것을 억제할 수 있도록 아르곤 가스를 포함하여 방향성을 갖는 플라즈마 처리를 실시하는 공정과, 오버행을 완전히 제거하기 위하여 스퍼터링을 실시하는 공정을 반복적으로 진행하면서 듀얼 다마신 패턴을 포함한 층간 절연막의 전체 표면에 금속 장벽층을 형성함으로써, 금속 장벽층뿐만 아니라 후속 공정에서 금속 물질 증착 시 보이드가 형성되는 것을 방지하고, 보이드가 형성되더라도 콘택홀 하부에 형성되도록 하므로 금속 물질 증착 후 실시하는 화학적 기계적 연마 공정에서 보이드가 노출되는 것을 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 개시된다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, comprising: a metal barrier layer deposition step, a step of carrying out an directional plasma treatment including argon gas so as to suppress occurrence of overhang, and completely removing an overhang In order to prevent the formation of voids during the deposition of metal materials in the subsequent processes as well as the metal barrier layer by forming a metal barrier layer on the entire surface of the interlayer insulating film including the dual damascene pattern while repeatedly performing a sputtering process to Even though the voids are formed, they are formed under the contact hole, thereby preventing the voids from being exposed in the chemical mechanical polishing process performed after the deposition of the metal material, thereby improving the reliability of the process and the electrical properties of the device. A formation method is disclosed.

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wire in a semiconductor device} Method of forming a metal wire in a semiconductor device             

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다. 1A to 1D are cross-sectional views of devices for describing a method for forming metal wirings of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.
2A to 2E are cross-sectional views of devices for describing a method for forming metal wirings of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

101, 201 : 반도체 기판 102, 202 : 접합 영역101, 201: semiconductor substrate 102, 202: junction region

103a, 203a : 하부 절연막 103b, 203b : 상부 절연막103a, 203a: lower insulating film 103b, 203b: upper insulating film

103, 203 : 층간 절연막 104a, 204a : 콘택홀103,203: interlayer insulating film 104a, 204a: contact hole

104b, 204b : 트렌치 104, 204 : 듀얼 다마신 패턴104b, 204b: trench 104, 204: dual damascene pattern

105, 205 : 금속 장벽층 105a, 205a : 오버행105,205: metal barrier layer 105a, 205a: overhang

106, 206 : 금속 물질 107, 207 : 보이드
106 and 206: metal material 107 and 207: void

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히, 콘택홀을 금속 물질로 매립하는 과정에서 발생된 보이드(Void)가 화학적 기계적 연마 공정 시 노출되어 후속 공정의 신뢰성이나 소자의 전기적 특성이 저하되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device. In particular, voids generated during the filling of a contact hole with a metal material are exposed during a chemical mechanical polishing process so that the reliability of the subsequent process or the electrical characteristics of the device can be improved. The present invention relates to a metal wiring forming method of a semiconductor device that can be prevented from deteriorating.

일반적으로, 반도체 기판에 형성된 트랜지스터나 플래시 메모리 셀의 소오스/드레인과 같은 접합 영역이나 하부 금속 배선과 같은 하부 요소와 상부 금속 배선과 같은 상부 요소 사이에는 층간 절연막이 형성되며, 층간 절연막의 소정 영역에 콘택홀을 형성한 후 전도성 물질로 콘택홀을 매립하여 하부 요소와 상부 요소를 전기적으로 연결시킨다. 이렇게 콘택홀에 매립된 전도성 물질을 콘택 플러그라 한다. In general, an interlayer insulating film is formed between a junction region such as a source / drain of a transistor or a flash memory cell formed in a semiconductor substrate, or a lower element such as a lower metal interconnection and an upper element such as an upper metal interconnection. After forming the contact hole, the contact hole is filled with a conductive material to electrically connect the lower element and the upper element. The conductive material embedded in the contact hole is called a contact plug.

이때, 층간 절연막은 보통 상부 절연막과 하부 절연막으로 나누어지며, 하부 절연막에는 콘택 플러그가 형성될 콘택홀이 형성되고 상부 절연막에는 상부 금속 배선이 형성될 트렌치가 형성된다. 콘택홀과 트렌치를 합쳐서 듀얼 다마신 패턴이라 한다. In this case, the interlayer insulating film is generally divided into an upper insulating film and a lower insulating film. A contact hole for forming a contact plug is formed in the lower insulating film, and a trench for forming an upper metal wiring is formed in the upper insulating film. It is called a dual damascene pattern by combining contact holes and trenches.

여기서, 콘택 플러그와 상부 금속 배선이 연결되도록 하기 위해서는 콘택홀이 트렌치의 하부에 형성되어야 하며, 콘택홀과 트렌치를 형성한 후 금속 물질로 콘택홀와 트렌치를 매립하여 콘택 플러그와 상부 금속 배선을 동시에 형성한다. Here, in order to connect the contact plug and the upper metal wiring, the contact hole should be formed in the lower portion of the trench.The contact hole and the trench are formed, and the contact hole and the trench are made of metal material to form the contact plug and the upper metal wiring at the same time. do.                         

이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기로 한다. Hereinafter, a method for forming metal wirings of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다. 1A to 1D are cross-sectional views of devices for describing a method for forming metal wirings of a semiconductor device according to the prior art.

도 1a를 참조하면, 트랜지스터나 플래시 메모리 셀의 소오스/드레인과 같은 접합 영역(102)을 포함하는 하부 구조가 형성된 반도체 기판(101) 상에 하부 절연막(103a) 및 상부 절연막(103b)으로 이루어진 층간 절연막(103)을 형성한 후 후속 공정에서 상부 배선이 형성될 영역의 상부 절연막(103b)에는 트렌치(104b)를 형성하고, 콘택 플러그가 형성될 접합 영역(102) 상부의 하부 절연막(103a)에는 콘택홀(104a)을 형성한다. 이로써, 층간 절연막(103)의 소정 영역에 듀얼 다마신 패턴(104)이 형성된다. 이때, 상부 절연막(103b)에 트렌치(104b)를 형성하기 위하여 식각 공정을 실시하는 과정에서 하부 절연막(103a)이 식각되는 것을 방지하기 위하여 상부 절연막(103b)과 하부 절연막(130a)의 사이에는 식각 정지층(도시되지 않음)이 통상적으로 형성된다. Referring to FIG. 1A, an interlayer formed of a lower insulating film 103a and an upper insulating film 103b on a semiconductor substrate 101 having a lower structure including a junction region 102 such as a source / drain of a transistor or a flash memory cell. After the insulating film 103 is formed, a trench 104b is formed in the upper insulating film 103b of the region where the upper wiring is to be formed in a subsequent process, and the lower insulating film 103a above the junction region 102 where the contact plug is to be formed. A contact hole 104a is formed. As a result, the dual damascene pattern 104 is formed in the predetermined region of the interlayer insulating film 103. At this time, in order to prevent the lower insulating film 103a from being etched during the etching process to form the trench 104b in the upper insulating film 103b, an etching is performed between the upper insulating film 103b and the lower insulating film 130a. A stop layer (not shown) is typically formed.

도 1b를 참조하면, 후속 공정에서 듀얼 다마신 패턴(104)에 매립될 금속 물질이 층간 절연막으로 침투하여 소자의 전기적 특성이 저하되는 것을 방지하기 위하여 듀얼 다마신 패턴(104)을 포함한 층간 절연막(103)의 전체 표면에 금속 장벽층(105)을 형성한다. 금속 장벽층(105)을 형성한 후에는 급속 열처리를 실시하여 장벽 금속층(105)의 막질을 향상시킨다. Referring to FIG. 1B, an interlayer insulating film including the dual damascene pattern 104 may be used to prevent a metal material to be embedded in the dual damascene pattern 104 from penetrating into the interlayer insulating film to reduce electrical characteristics of the device. The metal barrier layer 105 is formed on the entire surface of the 103. After the metal barrier layer 105 is formed, rapid heat treatment is performed to improve the film quality of the barrier metal layer 105.

상기에서, 금속 장벽층(105)은 TiN으로 이루어진 단일막이나, Ti/TiN의 적층 구조로 이루어진 이중막으로 이루어지며, 이온 주입 공정이나 화학 기상 증착법으로 형성한다. In the above, the metal barrier layer 105 is formed of a single film made of TiN or a double film made of a stacked structure of Ti / TiN, and is formed by an ion implantation process or a chemical vapor deposition method.

이때, 금속 장벽층(105)을 이온 주입 공정으로 형성하는 경우에는, 소자의 집적도가 높아지면서 트렌치(104b)와 콘택홀(104a)의 종횡비가 증가하기 때문에 콘택홀(104a)의 저면 가장자리까지 이온이 원활하게 도달하지 못하여 금속 장벽층(105)이 형성되지 않거나 얇게 형성되는 문제점이 발생된다. In this case, when the metal barrier layer 105 is formed by an ion implantation process, the aspect ratio between the trench 104b and the contact hole 104a increases as the degree of integration of the device increases, and thus the ions to the bottom edge of the contact hole 104a are increased. This does not reach smoothly, a problem occurs that the metal barrier layer 105 is not formed or is formed thin.

또한, 금속 장벽층(105)을 화학기상 증착법으로 형성하는 경우에도 열(Thermal) 증착 단계에서 증착된 TiCxNyHz막이 제대로 N2/H2 플라즈마 처리(Plasma treatment)를 받지 못하여 다른 영역보다 트렌치(104b)의 상부 모서리에 많은 양이 증착되는 오버행(Overhang; 105a)이 발생된다. 이로 인해, 금속 장벽층(105)이 불균일한 두께로 증착되며, 오버행(105a)에 의해 트렌치(104b)의 개구부가 좁아진다. In addition, even when the metal barrier layer 105 is formed by a chemical vapor deposition method, the TiCxNyHz film deposited in the thermal deposition step is not properly subjected to N 2 / H 2 plasma treatment, thus forming the trench 104b more than other regions. Overhang 105a is generated in which a large amount is deposited at the upper edge of the. As a result, the metal barrier layer 105 is deposited to have a non-uniform thickness, and the opening of the trench 104b is narrowed by the overhang 105a.

도 1c를 참조하면, 듀얼 다마신 패턴(104)에 콘택 플러그와 상부 금속 배선을 형성하기 위하여 금속 물질(106)을 증착한다. 이때, 금속 물질(106)을 증착하는 과정에서 트렌치(104b) 상부에 형성된 오버행(105a)에 의해 트렌치(104b)의 하부부터 콘택홀(104a)까지 금속 물질(106)이 원활하게 매립되지 못하면서 보이드(107)가 발생된다. Referring to FIG. 1C, a metal material 106 is deposited on the dual damascene pattern 104 to form a contact plug and an upper metal wiring. At this time, in the process of depositing the metal material 106 by the overhang 105a formed on the trench 104b, the metal material 106 from the lower portion of the trench 104b to the contact hole 104a is not buried smoothly. 107 is generated.

도 1d를 참조하면, 층간 절연막(103) 상부에 형성된 금속 물질을 화학적 기계적 연마 공정으로 제거하여 트렌치(104b)와 콘택홀(104a)에 금속 물질(106)로 이 루어진 상부 금속 배선과 콘택 플러그를 동시에 형성한다. 화학적 기계적 연마 공정으로 층간 절연막(103) 상부의 금속 물질을 제거하는 과정에서 보이드(107)가 노출된다. 보이드(107)가 표면으로 노출되면, 후속 공정에서 증착되는 물질이나 화학적 기계적 연마 공정 시 찌꺼기들이 보이드(107) 내부에 잔류하게 되어 공정의 신뢰성 및 소자의 전기적 특성을 저하시키는 문제점이 발생된다.
Referring to FIG. 1D, the metal material formed on the interlayer insulating layer 103 is removed by a chemical mechanical polishing process, and the upper metal wiring and the contact plug formed of the metal material 106 in the trench 104b and the contact hole 104a are formed. Form simultaneously. The void 107 is exposed in the process of removing the metal material on the interlayer insulating layer 103 by a chemical mechanical polishing process. When the voids 107 are exposed to the surface, the materials deposited in the subsequent process or the residues left in the voids 107 during the chemical mechanical polishing process causes a problem of lowering the reliability of the process and the electrical characteristics of the device.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 금속 장벽층 증착 공정과, 오버행이 발생되는 것을 억제할 수 있도록 아르곤 가스를 포함하여 방향성을 갖는 플라즈마 처리를 실시하는 공정과, 오버행을 완전히 제거하기 위하여 스퍼터링을 실시하는 공정을 반복적으로 진행하면서 듀얼 다마신 패턴을 포함한 층간 절연막의 전체 표면에 금속 장벽층을 형성함으로써, 금속 장벽층뿐만 아니라 후속 공정에서 금속 물질 증착 시 보이드가 형성되는 것을 방지하고, 보이드가 형성되더라도 콘택홀 하부에 형성되도록 하므로 금속 물질 증착 후 실시하는 화학적 기계적 연마 공정에서 보이드가 노출되는 것을 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problems, the present invention provides a metal barrier layer deposition process, a process of carrying out an oriented plasma treatment including argon gas so as to suppress the occurrence of overhang, and to completely remove the overhang. By repeatedly forming the sputtering process, the metal barrier layer is formed on the entire surface of the interlayer insulating film including the dual damascene pattern, thereby preventing voids from forming during the deposition of the metal material in the subsequent process as well as the metal barrier layer. Is formed in the bottom of the contact hole even if is formed, it is possible to prevent the exposure of voids in the chemical mechanical polishing process performed after the deposition of the metal material to improve the reliability of the process and the electrical properties of the device metal wiring formation method The purpose is to provide.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 층간 절연막에 접합 영역을 노출시키며 콘택홀 및 트렌치로 이루어진 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 단계와, 듀얼 다마신 패턴을 포함한 층간 절연막의 전체 표면에 금속 장벽층을 형성하는 단계와, 트렌치 상부에 형성된 금속 장벽층의 오버행을 플라즈마 처리로 제거하는 단계와, 트렌치 및 콘택홀을 금속 물질로 매립하여 트렌치에는 콘택 플러그를 형성하고, 트렌치에는 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다. The method for forming a metal wiring of a semiconductor device according to the present invention is provided with a semiconductor substrate having a dual damascene pattern formed of contact holes and trenches, exposing a junction region to an interlayer insulating film, and an entire interlayer insulating film including a dual damascene pattern. Forming a metal barrier layer on the surface, removing an overhang of the metal barrier layer formed on the trench by plasma treatment, forming a contact plug in the trench by filling the trench and contact holes with a metal material, and forming a contact plug in the trench Forming a metal wiring characterized in that it comprises.

상기에서, 금속 장벽층은 Ti/TiN의 적층 구조로 형성하는 것을 특징으로 하며, TiN은 TDMAT를 전구체로 사용하는 MOCVD법을 이용하여 열 화학기상 증착 공정으로 형성하는 것을 특징으로 한다. 이때, 열 화학기상 증착 공정은 300 내지 600℃의 온도와 0.1 내지 100Torr의 압력에서 5초 내지 5분간 실시하는 것을 특징으로 한다. In the above, the metal barrier layer is characterized by forming a stacked structure of Ti / TiN, TiN is characterized in that formed by a thermal chemical vapor deposition process using the MOCVD method using TDMAT as a precursor. At this time, the thermal chemical vapor deposition process is characterized in that carried out for 5 seconds to 5 minutes at a temperature of 300 to 600 ℃ and a pressure of 0.1 to 100 Torr.

플라즈마 처리는 N2, H2, N2/H2 혼합 기체, N2/H 2/He 혼합 기체 및 N2/H2/Ar 혼합 기체 중 어느 하나를 사용하여 실시하거나, N2, H2, N2/H2 혼합 기체 및 N2/H2/He 혼합 기체 중 어느 하나를 사용하여 1차 처리를 실시한 후 Ar를 혼합시켜 다시 한번 실시하는 것을 특징으로 한다. 이때, 플라즈마 처리 시 Ar을 이용하여 N2, H2 또는 N2/H2 혼합 기체가 35 내지 55도의 방향성을 갖도록 하는 것을 특징으로 한다. 이러한, 플라즈마 처리는 300 내지 800℃의 온도와 0.1 내지 100Torr의 압력에 100 내지 5000W의 전력을 인가하면서 10초 내지 10분간 실시하는 것을 특징으로 한다. 또한, 플라즈마 처리는 금속 장벽층이 목표 두께로 증착될 때까지 30 내지 70Å 정 도의 금속 장벽층이 증착될 때마다 반복 실시되는 것을 특징으로 한다. Plasma treatment may be performed using any one of N 2 , H 2 , N 2 / H 2 mixed gas, N 2 / H 2 / He mixed gas, and N 2 / H 2 / Ar mixed gas, or N 2 , H 2 After performing the primary treatment using any one of N 2 / H 2 mixed gas and N 2 / H 2 / He mixed gas, it is characterized in that the mixture is carried out once again by mixing Ar. At this time, N 2 , H 2 or N 2 / H 2 mixed gas is characterized in that having a directionality of 35 to 55 degrees using Ar during the plasma treatment. The plasma treatment is characterized in that it is carried out for 10 seconds to 10 minutes while applying a power of 100 to 5000W at a temperature of 300 to 800 ℃ and a pressure of 0.1 to 100 Torr. In addition, the plasma treatment may be repeated every time a metal barrier layer of about 30 to 70 kV is deposited until the metal barrier layer is deposited to a target thickness.

한편, 플라즈마 처리를 실시한 후 금속 물질을 증착하기 전에, 오버행을 제거하기 위하여 Ar 스퍼터링을 실시하는 단계를 더 포함하는 것을 특징으로 한다. Ar 스퍼터링은 Ar의 공급량을 0.01 내지 2slm으로 설정하고, 300 내지 800℃의 온도와 0.1 내지 100Torr의 압력에서 100 내지 5000W의 전력을 인가하면서 10초 내지 10분간 실시하는 것을 특징으로 한다. 이러한 Ar 스퍼터링은 금속 장벽층이 목표 두께로 증착될 때까지 30 내지 70Å 정도의 금속 장벽층이 증착될 때마다 반복 실시되는 것을 특징으로 한다. On the other hand, after the plasma treatment and before depositing the metal material, further comprising the step of performing Ar sputtering to remove the overhang. Ar sputtering is characterized in that the supply amount of Ar is set to 0.01 to 2 slm, and is performed for 10 seconds to 10 minutes while applying power of 100 to 5000 W at a temperature of 300 to 800 ° C. and a pressure of 0.1 to 100 Torr. Such Ar sputtering is characterized in that it is repeatedly performed every time a metal barrier layer of about 30 to 70 kV is deposited until the metal barrier layer is deposited to a target thickness.

금속 물질은 텅스텐으로 이루어지며, N2, Ar 진공 챔버(Vacuum chanber)에서 300 내지 500℃의 온도와 10 내지 50Torr의 압력에서 1 내지 1000sccm의 SiH4/WF6와 1 내지 20slm의 H2를 공급하면서 화학기상 증착법으로 형성하는 것을 특징으로 한다.
The metal material is made of tungsten, and 1 to 1000 sccm of SiH 4 / WF 6 and 1 to 20 slm of H 2 are supplied at a temperature of 300 to 500 ° C. and a pressure of 10 to 50 Torr in a N 2 , Ar vacuum chamber. It is characterized by forming by chemical vapor deposition.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도들이다.2A to 2E are cross-sectional views of devices for describing a method for forming metal wirings of a semiconductor device according to the present invention.

도 2a를 참조하면, 트랜지스터나 플래시 메모리 셀의 소오스/드레인과 같은 접합 영역(202)을 포함하는 하부 구조가 형성된 반도체 기판(201) 상에 하부 절연막(203a) 및 상부 절연막(203b)으로 이루어진 층간 절연막(203)을 형성한 후 후속 공정에서 상부 배선이 형성될 영역의 상부 절연막(203b)에는 트렌치(204b)를 형성하고, 콘택 플러그가 형성될 접합 영역(202) 상부의 하부 절연막(203a)에는 콘택홀(204a)을 형성한다. 이로써, 층간 절연막(203)의 소정 영역에 콘택홀(204a)과 트렌치(204b)로 이루어진 듀얼 다마신 패턴(204)이 형성된다. 이때, 상부 절연막(203b)에 트렌치(204b)를 형성하기 위하여 식각 공정을 실시하는 과정에서 하부 절연막(203a)이 식각되는 것을 방지하기 위하여 상부 절연막(203b)과 하부 절연막(230a)의 사이에는 식각 정지층(도시되지 않음)이 통상적으로 형성된다. Referring to FIG. 2A, an interlayer formed of a lower insulating film 203a and an upper insulating film 203b on a semiconductor substrate 201 having a lower structure including a junction region 202 such as a source / drain of a transistor or a flash memory cell. After the insulating film 203 is formed, a trench 204b is formed in the upper insulating film 203b of the region where the upper wiring is to be formed in a subsequent process, and the lower insulating film 203a above the junction region 202 where the contact plug is to be formed. A contact hole 204a is formed. As a result, the dual damascene pattern 204 including the contact hole 204a and the trench 204b is formed in a predetermined region of the interlayer insulating film 203. At this time, in order to prevent the lower insulating film 203a from being etched during the etching process to form the trench 204b in the upper insulating film 203b, an etching is performed between the upper insulating film 203b and the lower insulating film 230a. A stop layer (not shown) is typically formed.

도 2b를 참조하면, 후속 공정에서 듀얼 다마신 패턴(204)에 매립될 금속 물질이 층간 절연막으로 침투하여 소자의 전기적 특성이 저하되는 것을 방지하기 위하여 듀얼 다마신 패턴(204)을 포함한 층간 절연막(203)의 전체 표면에 금속 장벽층(205)을 형성한다. Referring to FIG. 2B, an interlayer insulating film including the dual damascene pattern 204 to prevent the metal material to be embedded in the dual damascene pattern 204 from penetrating into the interlayer insulating film and deteriorating electrical characteristics of the device. A metal barrier layer 205 is formed over the entire surface of 203.

상기에서, 금속 장벽층(205)은 Ti/TiN의 적층 구조로 형성하며, TiN막은 MOCVD법으로 형성한다. TiN을 MOCVD법으로 증착하는 방법을 좀 더 상세하게 설명하면, 전구체(Precursor)로 TDMAT(Tetra dimethylamine titanium; Ti((CH3)2N)4 )를 사용하여 열 화학기상 증착(Thermal CVD) 공정으로 형성한다. 열 화학기상 증착 공정300 내지 600℃의 온도와 0.1 내지 100Torr의 압력에서 5초 내지 5분간 실시한다. In the above, the metal barrier layer 205 is formed in a stacked structure of Ti / TiN, and the TiN film is formed by MOCVD. In more detail, a method of depositing TiN by MOCVD is described as a thermal chemical vapor deposition (Thermal CVD) process using Tetra dimethylamine titanium (Ti ((CH 3 ) 2 N) 4 ) as a precursor (TDMAT). To form. Thermal chemical vapor deposition process is carried out for 5 seconds to 5 minutes at a temperature of 300 to 600 ℃ and a pressure of 0.1 to 100 Torr.

이때, 금속 장벽층(205)을 형성하는 과정에서 다른 영역보다 트렌치(205a) 상부 모서리에 금속 장벽층(205)이 더 두껍게 형성되어 오버행(205a)이 발생된다. 이러한 오버행(205a)은 후속 공정에서 콘택홀(204a)과 트렌치(204b)를 금속 물질로 매립하는 과정에서 콘택홀(204a)과 트렌치(204b) 내부로 금속 물질이 증착되는 것을 방해하게 된다. At this time, in the process of forming the metal barrier layer 205, the metal barrier layer 205 is formed thicker at the upper edge of the trench 205a than in other regions, and thus an overhang 205a is generated. The overhang 205a prevents the metal material from being deposited into the contact hole 204a and the trench 204b in the subsequent process of filling the contact hole 204a and the trench 204b with the metal material.

도 2c를 참조하면, 트렌치(205a) 상부 모서리에 형성된 오버행(205a)을 제거하기 위하여 플라즈마 처리와 스퍼터링을 실시한다. Referring to FIG. 2C, plasma treatment and sputtering are performed to remove the overhang 205a formed at the upper edge of the trench 205a.

상기에서, 플라즈마 처리는 N2, H2, N2/H2 혼합 기체, N2 /H2/He 혼합 기체 및 N2/H2/Ar 혼합 기체 중 어느 하나를 사용하여 실시한다. 또한, N2, H2 , N2/H2 혼합 기체 및 N2/H2/He 혼합 기체 중 어느 하나를 사용하여 플라즈마 처리를 실시한 후 Ar를 혼합시켜 다시 한번 실시할 수도 있다. 이때, 혼합 기체에서 Ar 스퍼터링(sputtering)으로 N2, H2 또는 N2/H2 혼합 기체가 35 내지 55도의 방향성을 갖도록 한다. 이러한 플라즈마 처리는 N2의 공급량을 0 내지 2slm, H2의 공급량을 0 내지 2slm, Ar의 공급량을 0 내지 2slm으로 설정하고, 300 내지 800℃의 온도와 0.1 내지 100Torr의 압력에서 100 내지 5000W의 전력을 인가하면서 10초 내지 10분간 실시한다. In the above, the plasma treatment is carried out using any one of N 2 , H 2 , N 2 / H 2 mixed gas, N 2 / H 2 / He mixed gas, and N 2 / H 2 / Ar mixed gas. In addition, plasma treatment may be performed using any one of N 2 , H 2 , N 2 / H 2 mixed gas, and N 2 / H 2 / He mixed gas, and then Ar may be mixed again. At this time, the N 2 , H 2 or N 2 / H 2 mixed gas has a directionality of 35 to 55 degrees by Ar sputtering in the mixed gas. In this plasma treatment, the supply amount of N 2 is set to 0 to 2 slm, the supply amount of H 2 is set to 0 to 2 slm, and the supply amount of Ar is set to 0 to 2 slm. The operation is carried out for 10 seconds to 10 minutes while applying power.

한편, 플라즈마 소오스(Plasma source)로는 커패시턴스 타입의 RF 플라즈마(Capacitance type RF plasma), ICP(Inductively-coupled plasme), ECR, TCP, 헬리콘(Helicon) 등을 사용할 수 있다.As a plasma source, a capacitance type RF plasma, an inductively-coupled plasma (ICP), an ECR, a TCP, a helicon, or the like may be used.

상기의 조건으로 플라즈마 처리를 실시함으로써, 오버행(205a)이 발생된 부분이 식각되어 크기가 감소한다. By performing the plasma treatment under the above conditions, the portion where the overhang 205a is generated is etched to reduce the size.

도 2d를 참조하면, 플라즈마 처리를 실시하여도 오버행(도 2c의 205a)이 완전히 제거되는 것은 아니므로, 오버행(도 2c의 205a)을 완전히 제거하기 위하여 Ar 스퍼터링을 추가로 실시할 수도 있다. Referring to FIG. 2D, even when the plasma treatment is performed, the overhang (205a in FIG. 2C) is not completely removed, and Ar sputtering may be further performed to completely remove the overhang (205a in FIG. 2C).

Ar 스퍼터링은 Ar의 공급량을 0.01 내지 2slm으로 설정하고, 300 내지 800℃의 온도와 0.1 내지 100Torr의 압력에서 100 내지 5000W의 전력을 인가하면서 10초 내지 10분간 실시한다. 이로써, 트렌치(205a) 상부 모서리에 형성된 오버행(도 2c의 205a)이 완전히 제거된다. Ar sputtering is carried out for 10 seconds to 10 minutes while setting the supply amount of Ar to 0.01 to 2 slm, applying power of 100 to 5000 W at a temperature of 300 to 800 ° C. and a pressure of 0.1 to 100 Torr. As a result, the overhang (205a in FIG. 2C) formed at the upper edge of the trench 205a is completely removed.

도 2c 및 도 2d에서 설명한 플라즈마 처리와 스퍼터링 공정은 금속 장벽층(205)이 목표 두께로 증착될 때까지 30 내지 70Å 정도의 금속 장벽층(205)이 증착될 때마다 실시하여 오버행(205a)을 제거하면서 금속 장벽층(205)을 형성한다. The plasma treatment and sputtering process described in FIGS. 2C and 2D is performed every time the metal barrier layer 205 is deposited at about 30 to 70 microseconds until the metal barrier layer 205 is deposited to a target thickness, thereby performing the overhang 205a. While removing, metal barrier layer 205 is formed.

금속 장벽층(205)을 형성한 후에는 급속 열처리를 실시하여 장벽 금속층(205)의 막질을 향상시킨다. After the metal barrier layer 205 is formed, rapid thermal treatment is performed to improve the film quality of the barrier metal layer 205.

도 2e를 참조하면, 콘택홀(도 2d의 204a)과 트렌치(도 2d의 204b)가 완전히 매립되도록 금속 물질(206)을 증착한 후, 층간 절연막(203) 상부에 증착된 금속 물 질을 화학적 기계적 연마 공정으로 제거한다. 이로써, 콘택홀(도 2d의 204a)에는 금속 물질(206)로 이루어진 콘택 플러그가 형성되고, 트렌치(도 2d의 204b)에는 금속 물질(206)로 이루어진 상부 금속 배선이 형성된다. Referring to FIG. 2E, after depositing the metal material 206 such that the contact hole (204a of FIG. 2D) and the trench (204b of FIG. 2D) are completely filled, the metal material deposited on the interlayer insulating film 203 is chemically deposited. Removed by mechanical polishing process. As a result, a contact plug made of a metal material 206 is formed in the contact hole 204a of FIG. 2D, and an upper metal wiring made of the metal material 206 is formed in the trench 204b of FIG. 2D.

이때, 금속 물질(206)로 텅스텐(W)을 사용하며, 화학기상 증착법으로 증착한다. 텅스텐의 화학기상 증착 공정은 N2, Ar 진공 챔버(Vacuum chanber)에서 300 내지 500℃의 온도와 10 내지 50Torr의 압력에서 1 내지 1000sccm의 SiH4/WF6와 1 내지 20slm의 H2를 공급하면서 실시한다.In this case, tungsten (W) is used as the metal material 206 and is deposited by chemical vapor deposition. Chemical vapor deposition of tungsten is carried out by supplying 1 to 1000 sccm of SiH 4 / WF 6 and 1 to 20 slm of H 2 at a temperature of 300 to 500 ° C. and a pressure of 10 to 50 Torr in a N 2 , Ar vacuum chamber. Conduct.

상기에서, 트렌치(도 2d의 204b) 상부에 형성된 오버행(도 2c의 205a)을 완전히 제거하여도, 금속 물질(206)을 증착하는 과정에서 보이드(207)가 발생될 수 있다. 하지만, 트렌치(도 2d의 204b) 상부에 형성된 오버행(도 2c의 205a)을 완전히 제거한 상태에서 금속 물질(206)을 증착하기 때문에, 보이드(207)가 발생하여도 콘택홀(도 2d의 204a) 하부에 형성되므로 표면으로 노출되지 않아 후속 공정에서 증착되는 물질이나 화학적 기계적 연마 공정 시 발생되는 찌꺼기들이 잔류하는 것을 방지할 수 있다.
In the above, even when the overhang (205a of FIG. 2C) formed on the trench 204b of FIG. 2D is completely removed, the void 207 may be generated in the process of depositing the metal material 206. However, since the metal material 206 is deposited while the overhang (205a in FIG. 2C) formed on the trench (204b in FIG. 2D) is completely removed, the contact hole (204a in FIG. 2D) is generated even when the void 207 is generated. Since it is formed at the bottom, it is not exposed to the surface to prevent residues of materials deposited in a subsequent process or residues generated during a chemical mechanical polishing process.

상술한 바와 같이, 본 발명은 금속 장벽층을 형성하는 과정에서 실시하는 플라즈마 처리 공정 시 아르곤을 포함시켜 방향성을 제어하고, 스퍼터링을 추가로 실시하여 오버행을 제거하면서 금속 장벽층을 형성함으로써 후속 공정에서 트렌치와 콘택홀 내부로 증착되는 금속 물질의 매립 특성을 향상시키고, 보이드가 발생되더라도 콘택홀 하부에 발생되도록 하여 노출되지 않도록 하므로 후속 공정에서 증착되는 물질이나 화학적 기계적 연마 공정 시 발생되는 찌꺼기들이 잔류하는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다. As described above, the present invention controls the directionality by including argon in the plasma treatment process performed in the process of forming the metal barrier layer, and in the subsequent process by forming a metal barrier layer while removing the overhang by additional sputtering It improves the embedding characteristics of the metal material deposited into the trench and the contact hole, and prevents exposure even if voids are generated, so that residues generated during the subsequent process or chemical mechanical polishing process remain. This can improve the reliability of the process and the electrical characteristics of the device.

Claims (12)

층간 절연막에 접합 영역을 노출시키며 콘택홀 및 트렌치로 이루어진 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate exposing a junction region to an interlayer insulating film and having a dual damascene pattern formed of contact holes and trenches; 상기 듀얼 다마신 패턴을 포함한 상기 층간 절연막의 전체 표면에 금속 장벽층을 형성하는 단계;Forming a metal barrier layer on an entire surface of the interlayer insulating film including the dual damascene pattern; 상기 트렌치 상부에 형성된 상기 금속 장벽층의 오버행을 N2와 H2를 포함하는 기체를 이용하는 플라즈마 처리로 제거하는 단계;Removing the overhang of the metal barrier layer formed on the trench by plasma treatment using a gas comprising N 2 and H 2 ; 상기 트렌치 및 상기 콘택홀을 금속 물질로 매립하여 상기 콘택홀에는 콘택 플러그를 형성하고, 상기 트렌치에는 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And filling the trench and the contact hole with a metal material to form a contact plug in the contact hole, and forming an upper metal wiring in the trench. 제 1 항에 있어서,The method of claim 1, 상기 금속 장벽층은 Ti/TiN의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The metal barrier layer is a metal wiring formation method of a semiconductor device, characterized in that formed in a stacked structure of Ti / TiN. 제 2 항에 있어서,The method of claim 2, 상기 TiN은 TDMAT를 전구체로 사용하는 MOCVD법을 이용하여 열 화학기상 증 착 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.Wherein the TiN is formed by a thermal chemical vapor deposition process using a MOCVD method using TDMAT as a precursor. 제 3 항에 있어서,The method of claim 3, wherein 상기 열 화학기상 증착 공정은 300 내지 600℃의 온도와 0.1 내지 100Torr의 압력에서 5초 내지 5분간 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The thermal chemical vapor deposition process is a metal wiring forming method of a semiconductor device, characterized in that performed for 5 seconds to 5 minutes at a temperature of 300 to 600 ℃ and a pressure of 0.1 to 100 Torr. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마 처리는 N2, H2, N2/H2 혼합 기체, N2/H 2/He 혼합 기체 및 N2/H2/Ar 혼합 기체 중 어느 하나를 사용하여 실시하거나, N2, H2 , N2/H2 혼합 기체 및 N2/H2/He 혼합 기체 중 어느 하나를 사용하여 1차 처리를 실시한 후 Ar를 혼합시켜 다시 한번 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The plasma treatment is performed using any one of N 2 , H 2 , N 2 / H 2 mixed gas, N 2 / H 2 / He mixed gas, and N 2 / H 2 / Ar mixed gas, or N 2 , H 2 , N 2 / H 2 mixed gas and N 2 / H 2 / He mixed gas after forming the primary treatment, the method of forming a metal wiring of the semiconductor device, characterized in that the mixture is carried out again. . 제 5 항에 있어서,The method of claim 5, wherein 상기 플라즈마 처리 시 Ar을 이용하여 상기 N2, H2 또는 N2/H2 혼합 기체가 35 내지 55도의 방향성을 갖도록 하는 것을 특징으로 하는 반도체 소자의 금속 배 선 형성 방법.And arranging the N 2 , H 2 or N 2 / H 2 mixed gas to have an orientation of 35 to 55 degrees using Ar during the plasma treatment. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마 처리는 300 내지 800℃의 온도와 0.1 내지 100Torr의 압력에서 100 내지 5000W의 전력을 인가하면서 10초 내지 10분간 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법. Wherein the plasma treatment is performed for 10 seconds to 10 minutes while applying a power of 100 to 5000W at a temperature of 300 to 800 ℃ and a pressure of 0.1 to 100 Torr. 제 1 항, 제 5 항, 제 6 항 및 제 7 항 중 어느 한 항에 있어서,The method according to any one of claims 1, 5, 6 and 7, 상기 플라즈마 처리는 상기 금속 장벽층이 목표 두께로 증착될 때까지 30 내지 70Å의 금속 장벽층이 증착될 때마다 반복 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the plasma treatment is repeated every time a metal barrier layer of 30 to 70 kHz is deposited until the metal barrier layer is deposited to a target thickness. 제 1 항에 있어서, 상기 플라즈마 처리를 실시한 후 상기 금속 물질을 증착하기 전에, The method of claim 1, wherein after depositing the metal material after the plasma treatment, 상기 오버행을 제거하기 위하여 Ar 스퍼터링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And sputtering Ar to remove the overhang. 제 9 항에 있어서,The method of claim 9, 상기 Ar 스퍼터링은 Ar의 공급량을 0.01 내지 2slm으로 설정하고, 300 내지 800℃의 온도와 0.1 내지 100Torr의 압력에서 100 내지 5000W의 전력을 인가하면서 10초 내지 10분간 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The Ar sputtering is performed by setting the supply amount of Ar to 0.01 to 2 slm and performing 10 seconds to 10 minutes while applying power of 100 to 5000 W at a temperature of 300 to 800 ° C. and a pressure of 0.1 to 100 Torr. How to form metal wiring. 제 9 항 또는 제 10 항에 있어서, The method according to claim 9 or 10, 상기 Ar 스퍼터링은 상기 금속 장벽층이 목표 두께로 증착될 때까지 30 내지 70Å 정도의 금속 장벽층이 증착될 때마다 반복 실시되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And wherein the Ar sputtering is repeated every time a metal barrier layer of about 30 to about 70 microseconds is deposited until the metal barrier layer is deposited to a target thickness. 제 1 항에 있어서,The method of claim 1, 상기 금속 물질은 텅스텐으로 이루어지며, N2, Ar 진공 챔버에서 300 내지 500℃의 온도와 10 내지 50Torr의 압력에서 1 내지 1000sccm의 SiH4/WF6와 1 내지 20slm의 H2를 공급하면서 화학기상 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The metal material is made of tungsten, and chemically vaporized by supplying SiH 4 / WF 6 of 1 to 1000 sccm and H 2 of 1 to 20 slm at a temperature of 300 to 500 ° C. and a pressure of 10 to 50 Torr in a N 2 , Ar vacuum chamber. It is formed by the vapor deposition method. The metal wiring formation method of the semiconductor element characterized by the above-mentioned.
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