KR100874071B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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Abstract

반도체 집적 회로 장치의 제조 공정에 이용하는 초순수(ultrapure water)를 제조하는 공정에서, 초순수에 이온화한 아민이 유출되는 것을 막는다. 케이싱 KOT 내에 폴리술폰막 또는 폴리이미드막 등으로 형성된 복수의 모관 형상의 중공사막 TYM을 배치하고, 이들 복수의 중공사막 TYM의 양단부를 열용착에 의해 접착하고, 또한 그 열용착에 의해 중공사막 TYM을 케이싱에도 접착하여 이루어지는 UF 모듈을 UF 장치 내에 배치하고, 이러한 UF 장치를 초순수 제조 시스템 내에 배치한다.
열용착, 중공사막, 초순수, 아민

Description

반도체 집적 회로 장치의 제조 방법{FABRICATION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 특히 반도체 집적 회로 장치의 제조 공정에 이용하는 순수(pure water)의 수질을 향상시키는 방법에 적용하기에 유효한 기술에 관한 것이다.
반도체 디바이스의 제조는 집적 회로의 미세 가공이기 때문에, 반도체 웨이퍼(이하, 단순히 웨이퍼)의 표면 및 계면에 존재하는 불순물(contamination)을 세정 등에 의해 제거하고, 청정하게 유지되는 것이 요구된다. 웨이퍼 표면의 이물은 배선의 단선이나 단락을 야기할 가능성이 있으며, 특히 중금속 성분은 디바이스의 전기 특성에 큰 영향을 주도록 하기 때문에 확실하게 제거하는 것이 요구된다.
그런데, 순수는 약액을 이용한 세정 공정 후나 웨트 에칭 공정 후에 약액을 씻어 버리고, 청정한 웨이퍼 표면을 얻기 위해 이용되거나, 세정 공정이나 웨트 에칭 공정 등에 이용하는 약액의 조합 공정에 이용된다. 이들과 같은 공정에서 이용되는 순수는, 하천수 또는 지하수(우물물 포함) 등을 이용한 원수(原水) 내의 미립자, 유기물 및 고분자 이온 등을, 예를 들면 RO(Reverse Osmosis; 역침투)막을 이 용한 RO 장치에 의해 제거하고, 또한 이온 교환 수지를 이용하여 원수 내의 다른 이온을 제거한 후, RO 장치 및 이온 교환 수지에 의해 제거할 수 없던 원수 내의 다른 미립자 및 생균(living bacteria) 등을 UF 장치(한외 여과 장치; Ultrafiltration Equipment)에 의해 제거함으로써 제조되고 있다. 이러한 순수의 제조 방법에 대해서는, 예를 들면 일본 특개평4-78483호 공보에 개시되어 있다. 또한, 일본 특개평10-216721호 공보에는, UF 장치의 후단에 음이온 흡착막 장치를 배치하고, UF 장치를 투과할 정도로 작은 음이온을 수중에서 제거하는 기술에 대하여 개시되어 있다.
본 발명자들은, 반도체 집적 회로 장치의 제조 공정에 이용하는 순도가 높은 순수(이하, 초순수 : ultrapure water)를 얻기 위한 시스템의 구축을 검토하고 있다. 그 중에서, 본 발명자들은, 이하와 같은 문제점이 생기는 것을 발견하였다.
즉, UF 장치는 초순수의 제조 공정의 최종 공정에서 이용된다. 또한, UF 장치는, 에폭시 수지 등을 원료로 하는 접착제에 의해 모관 형상의 중공사막을 복수개로 묶어 모듈화한 필터를 갖고 있으며, 이 필터는 그 재질의 수명 때문에 정기적으로 새로운 것으로 교환하는 것이 필요하다. 중공사막을 묶고 있는 접착제에는 아민이 포함되어 있으며, 이 아민의 일부는 이온화하여 존재하고 있다. 이 이온화한 아민은 필터를 교환 후, UF 장치에 통수(通水)함으로써 친수화하여 초순수 내로 용출한다. 이 이온화한 아민을 포함하는 초순수를, 예를 들면 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 게이트 산화막을 형성하기 직전의 웨이퍼의 세정 공정에 이용하면, 이온화한 아민이 웨이퍼를 형성하는 Si(실리콘)을 에칭하기 때문에, 게이트 절연막 형성 후에는 게이트 절연막과 웨이퍼와의 계면에 요철이 형성된다. 이러한 상황에서 형성된 MISFET가, 예를 들면 전기적 일괄 소거형 EEPROM(Electric Erasable Programmable Read Only Memory ; 이하, 플래시 메모리)의 메모리 셀을 형성하고 있는 경우에는, 게이트 절연막의 내압이 저하하기 때문에, 메모리 셀에의 기입 특성 및 소거 특성이 열화하는 문제가 있다. 또한, 상기 MISFET가 플래시 메모리의 메모리 셀 이외의 반도체 디바이스에 적용되고 있는 경우에서도, 소스·드레인 사이에 전류가 흐르기 어렵게 되기 때문에 특성 불량을 발생시킨다는 문제가 있다.
본 발명자들이 행한 실험에 따르면, 상기한 이온화한 아민은 RO 장치 및 이온 교환 수지등으로부터도 유출된다는 것을 알 수 있었다. 이러한 UF 장치 이외로부터 발생한 이온화한 아민도 초순수로 용출될 가능성을 갖고 있다.
본 발명의 목적은 반도체 집적 회로 장치의 제조 공정에 이용하는 초순수를 제조하는 공정에서, 초순수 내에 이온화한 아민이 유출되는 것을 방지하는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은, 통상수를, 1차 정화 시스템을 갖는 1차 순수 시스템 내에, 제1 원료수로서 도입하는 공정과, 상기 1차 정화 시스템에 의해 정화된 1차 순수를, 2차 정화 시스템을 갖는 2차 순수 순환 시스템 내에, 제2 원료수로서 도입하는 공정과, 상기 2차 정화 시스템에 의해 정화된 2차 순수를 제1 웨트 처리 장치에 공급함으로써, 반도체 집적 회로 웨이퍼에 대하여 제1 웨트 처리를 실행하는 공정을 포함하고, 상기 2차 정화 시스템에서는, 이온 제거 필터에 의한 이온 제거 공정과, 한외 여과 필터에 의한 입자성 이물 제거 공정과, 상기 이온 제거 필터 및 상기 한 외 여과 필터를 통과한 순수를 상기 제1 웨트 처리 장치에 공급하는 공정이 행해지며, 또한 상기 제1 웨트 처리 장치에 공급된 시점에서의 상기 2차 순수는, 제조되는 반도체 집적 회로 장치의 특성에 영향을 주지 않을 정도로 이온화 아민 또는 이온화한 아민계 물질이 제거되는 것이다.
또한, 본 발명은 통상수를, 1차 정화 시스템을 갖는 1차 순수 시스템 내에 제1 원료수로서 도입하는 공정과, 상기 1차 정화 시스템에 의해 정화된 1차 순수를 2차 정화 시스템을 갖는 2차 순수 순환 시스템 내에, 제2 원료수로서 도입하는 공정과, 상기 2차 정화 시스템에 의해 정화된 2차 순수를 제1 웨트 처리 장치에 공급함으로써, 반도체 집적 회로 웨이퍼에 대하여 제1 웨트 처리를 실행하는 공정을 포함하고, 상기 2차 정화 시스템에서는 한외 여과 필터에 의해 순수 내의 입자성 이물을 제거하는 공정과, 멤브레인형(membrane type) 이온 제거 필터에 의해 상기 한외 여과 필터를 통과한 상기 순수 내의 이온을 제거하는 공정과, 상기 이온 제거 필터를 통과한 상기 순수를 상기 제1 웨트 처리 장치에 공급하는 공정이 행해지는 것이다.
또한, 본 발명은, 통상수를, 1차 정화 시스템을 갖는 1차 순수 시스템 내에, 제1 원료수로서 도입하는 공정과, 상기 1차 정화 시스템에 의해 정화된 1차 순수를 2차 정화 시스템을 갖는 2차 순수 순환 시스템 내에, 제2 원료수로서 도입하는 공정과, 상기 2차 정화 시스템에 의해 정화된 2차 순수를 제1 웨트 처리 장치에 공급함으로써, 반도체 집적 회로 웨이퍼에 대하여 제1 웨트 처리를 실행하는 공정을 포함하고, 상기 2차 정화 시스템에서는, 상기 2차 정화 시스템 내에 설치된 한외 여 과 필터에 의해 순수 내의 입자성 이물을 제거하는 공정과, 상기 2차 순수 순환 시스템 밖에 설치된 멤브레인형 이온 제거 필터를 통과시킴으로써, 상기 한외 여과 필터를 통과한 순수 내의 이온을 제거하는 공정과, 상기 이온 제거 필터를 통과한 상기 순수를 상기 제1 웨트 처리 장치에 공급하는 공정이 행해지는 것이다.
또한, 본 발명은, 통상수를, 1차 정화 시스템을 갖는 1차 순수 시스템 내에, 제1 원료수로서 도입하는 공정과, 상기 1차 정화 시스템에 의해 정화된 1차 순수를 2차 정화 시스템을 갖는 2차 순수 순환 시스템 내에 제2 원료수로서 도입하는 공정과, 상기 2차 정화 시스템에 의해 정화된 2차 순수를 제1 웨트 처리 장치에 공급함으로써, 반도체 집적 회로 웨이퍼에 대하여 제1 웨트 처리를 실행하는 공정을 포함하고, 상기 2차 정화 시스템에서는, 상기 2차 정화 시스템 내에 설치된 이온 제거 필터에 의해 순수 내의 이온을 제거하는 공정과, 상기 이온 제거 필터를 통과한 순수를 상기 2차 정화 시스템 내에 설치된 열용착형 한외 여과 필터를 통과시킴으로써, 입자성 이물을 제거하는 공정과, 상기 한외 여과 필터를 통과한 상기 순수를 상기 제1 웨트 처리 장치에 공급하는 공정이 행해지는 것이다.
또한, 본 발명은, 통상수를, 1차 정화 시스템을 갖는 1차 순수 시스템 내에, 제1 원료수로서 도입하는 공정과, 상기 1차 정화 시스템에 의해 정화된 1차 순수를, 2차 정화 시스템을 갖는 2차 순수 순환 시스템 내에, 제2 원료수로서 도입하는 공정과, 상기 2차 정화 시스템에 의해 정화된 2차 순수를, 제1 웨트 처리 장치에 공급함으로써, 반도체 집적 회로 웨이퍼에 대하여 제1 웨트 처리를 실행하는 공정을 포함하고, 상기 2차 정화 시스템에서는 이온 제거 필터에 의한 이온 제거 공정 과, 한외 여과 필터에 의한 입자성 이물 제거 공정과, 상기 이온 제거 필터 및 상기 한외 여과 필터를 통과한 상기 순수를 상기 제1 웨트 처리 장치에 공급하는 공정이 행해지며, 상기 한외 여과 필터는 자기 세정 가능하도록 배치되는 것이다.
또한, 본원에 기재된 그 밖의 발명의 개요를 이하에 나타낸다. 즉,
항 1 ; (a) 이물을 포함하는 원수로부터 제1 이물을 제거하는 공정과,
(b) 상기 (a) 공정 후, 복수의 중공사 형상의 막을 양단부에서 접착하여 형성된 필터를 갖는 제1 장치를 이용하여 상기 원수 내의 제1 이물 이외의 이물을 제거하는 공정을 포함하는 순수의 제조 공정을 거쳐 제조된 순수를 이용한 반도체 기판의 세정 공정 또는 약액의 조합 공정을 포함하며, 상기 중공사 형상의 막은 소정의 분자량 이하의 물질만 투과시키고, 상기 복수의 중공사 형상의 막은 열용착 또는 아민을 포함하지 않는 재료로 접착되고, 상기 제1 장치는 상기 필터에 상기 원수를 통수시킴으로써 상기 원수 내의 제1 이물 이외의 이물을 제거하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 2 ; 항 1에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 중공사막은 폴리술폰 또는 폴리이미드를 주성분으로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 3 ; 항 1에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 4 ; 항 3에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 게이트 절연막의 막 두께를 20㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 5 ; 항 1에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 불휘발성 메모리 셀을 형성하는 공정을 포함하며, 상기 불휘발성 메모리 셀을 형성하는 공정은,
(c) 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정,
(d) 상기 게이트 절연막 위에 제1 도전성막을 형성하는 공정,
(e) 상기 제1 도전성막 위에 제1 절연막을 형성하는 공정,
(f) 상기 제1 절연막 위에 제2 도전성막을 형성하는 공정,
(g) 상기 제2 도전성막을 패터닝하여, 상기 제2 도전성막으로 이루어지는 제어 게이트 전극을 형성하는 공정,
(h) 상기 제1 절연막 및 상기 제1 도전성막을 패터닝하여, 상기 제1 도전성막으로 이루어지는 부유 게이트 전극을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 6 ; 항 5에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 게이트 절연막의 막 두께를 10㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 7 ; (a) 이물을 포함하는 원수로부터 제1 이물을 제거하는 공정과,
(b) 상기 (a) 공정 후, 복수의 중공사 형상의 막을 양단부에서 접착하여 형 성된 필터를 갖는 제1 장치를 이용하여 상기 원수 내의 제1 이물 이외의 이물을 제거하는 공정과,
(c) 상기 (b) 공정 후, 이온 교환기(ion exchange radical)를 갖는 중공사 형상의 여과막으로 이루어지는 제1 필터에 상기 원수를 통수시키고, 상기 원수 내의 이온화한 아민을 제거하는 공정을 포함하는 순수의 제조 공정을 거쳐 제조된 순수를 이용한 반도체 기판의 세정 공정 또는 약액의 조합 공정을 포함하며, 상기 제1 장치는 상기 필터에 상기 원수를 통수시킴으로써 상기 원수 내의 제1 이물 이외의 이물을 제거하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 8 ; 항 7에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서,
상기 (a) 공정은, 이온 교환기(ion exchange radical)를 갖는 이온 교환 수지 또는 이온 교환기(ion exchange radical)를 갖는 중공사 형상의 여과막으로 이루어지는 제2 필터에 의해 상기 원수 내의 이온을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 9 ; 항 7에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 10 ; 항 9에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 게이트 절연막의 막 두께를 20㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 11 ; 항 7에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 불휘발성 메모리 셀을 형성하는 공정을 포함하며, 상기 불휘발성 메모리 셀을 형성하는 공정은,
(c) 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정,
(d) 상기 게이트 절연막 위에 제1 도전성막을 형성하는 공정,
(e) 상기 제1 도전성막 위에 제1 절연막을 형성하는 공정,
(f) 상기 제1 절연막 위에 제2 도전성막을 형성하는 공정,
(g) 상기 제2 도전성막을 패터닝하여, 상기 제2 도전성막으로 이루어지는 제어 게이트 전극을 형성하는 공정,
(h) 상기 제1 절연막 및 상기 제1 도전성막을 패터닝하여, 상기 제1 도전성막으로 이루어지는 부유 게이트 전극을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 12 ; 항 11에 기재된 반도체 집적 회로 장치의 제조 방법에서, 상기 게이트 절연막의 막 두께를 10㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 13 ; (a) 이물을 포함하는 원수로부터 제1 이물을 제거하는 공정과,
(b) 상기 (a) 공정 후, 복수의 중공사 형상의 막을 양단부에서 접착하여 형성된 필터를 갖는 제1 장치를 이용하여 상기 원수 내의 제1 이물 이외의 이물을 제거하는 공정을 포함하는 순수의 제조 공정을 거쳐 제조된 순수를 이용한 반도체 기판의 세정 공정 또는 약액의 조합 공정을 포함하고, 상기 (a) 공정은 이온 교환 기(ion exchange radical)를 갖는 중공사 형상의 여과막으로 이루어지는 제2 필터에 의해 상기 원수 내의 이온을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 14 ; 항 13에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 15 ; 항 14에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 게이트 절연막의 막 두께를 20㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 16 ; 항 13에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 불휘발성 메모리 셀을 형성하는 공정을 포함하며, 상기 불휘발성 메모리 셀을 형성하는 공정은,
(c) 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정,
(d) 상기 게이트 절연막 위에 제1 도전성막을 형성하는 공정,
(e) 상기 제1 도전성막 위에 제1 절연막을 형성하는 공정,
(f) 상기 제1 절연막 위에 제2 도전성막을 형성하는 공정,
(g) 상기 제2 도전성막을 패터닝하여, 상기 제2 도전성막으로 이루어지는 제어 게이트 전극을 형성하는 공정,
(h) 상기 제1 절연막 및 상기 제1 도전성막을 패터닝하여, 상기 제1 도전성 막으로 이루어지는 부유 게이트 전극을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 17 ; 항 16에 기재된 반도체 집적 회로 장치의 제조 방법에서, 상기 게이트 절연막의 막 두께를 10㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 18 ; (a) 이물을 포함하는 원수로부터 제1 이물을 제거하는 공정과,
(b) 상기 (a) 공정 후, 복수의 중공사 형상의 막을 양단부에서 접착하여 형성된 필터를 갖는 제1 장치를 이용하여 상기 원수 내의 제1 이물 이외의 이물을 제거하는 공정을 포함하는 순수의 제조 공정을 거쳐 제조된 순수를 이용한 반도체 기판의 세정 공정 또는 약액의 조합 공정을 포함하며, 상기 제1 장치로부터 상기 세정 공정 또는 상기 조합 공정을 행하는 장치로 상기 순수를 보내는 경로 내에 이온 교환기(ion exchange radical)를 갖는 중공사 형상의 여과막 또는 이온 교환기(ion exchange radical)를 갖는 이온 교환 수지로 이루어지는 제1 필터를 배치하고, 상기 제1 필터에 의해 상기 순수 내의 이온화한 아민을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 19 ; 항 18에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 20 ; 항 19에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 게이트 절연막의 막 두께를 20㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회 로 장치의 제조 방법.
항 21 ; 항 18에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 불휘발성 메모리 셀을 형성하는 공정을 포함하며, 상기 불휘발성 메모리 셀을 형성하는 공정은,
(c) 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정,
(d) 상기 게이트 절연막 위에 제1 도전성막을 형성하는 공정,
(e) 상기 제1 도전성막 위에 제1 절연막을 형성하는 공정,
(f) 상기 제1 절연막 위에 제2 도전성막을 형성하는 공정,
(g) 상기 제2 도전성막을 패터닝하여, 상기 제2 도전성막으로 이루어지는 제어 게이트 전극을 형성하는 공정,
(h) 상기 제1 절연막 및 상기 제1 도전성막을 패터닝하여, 상기 제1 도전성막으로 이루어지는 부유 게이트 전극을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 22 ; 항 21에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 게이트 절연막의 막 두께를 10㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 23 ; (a) 이물을 포함하는 원수로부터 제1 이물을 제거하는 공정과,
(b) 상기 (a) 공정 후, 복수의 중공사 형상의 막을 양단부에서 접착하여 형성된 필터를 갖는 복수개의 제1 장치를 이용하여 상기 원수 내의 제1 이물 이외의 이물을 제거하는 공정을 포함하는 순수의 제조 공정을 거쳐 제조된 순수를 이용한 반도체 기판의 세정 공정 또는 약액의 조합 공정을 포함하며, 상기 (a) 공정은,
(a1) 이온 교환기(ion exchange radical)를 갖는 이온 교환 수지 또는 이온 교환기(ion exchange radical)를 갖는 중공사 형상의 여과막으로 이루어지는 제2 필터에 의해 상기 원수 내의 이온을 제거하는 공정을 포함하고, 상기 (a) 공정 후에 있어서,
(c) 상기 제2 필터를 통과한 상기 원수의 일부를 신품의 제1 장치 또는 신품의 제2 필터 중 적어도 한쪽에 통수시킨 후에 상기 제2 필터로 송수하는 공정,
(d) 상기 세정 공정 또는 상기 조합 공정에서 이용된 상기 순수의 나머지를 신품의 제1 장치 또는 신품의 제2 필터 중 적어도 한쪽에 통수시킨 후에 상기 제2필터로 송수하는 공정
중 적어도 한쪽을 포함하며, 상기 (c) 공정 및 상기 (d) 공정은 소정의 기간 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 24 ; 항 23에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 25 ; 항 24에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 게이트 절연막의 막 두께를 20㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 26 ; 항 23에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 세정 공정 후에 불휘발성 메모리 셀을 형성하는 공정을 포함하며, 상기 불휘발성 메모리 셀을 형성하는 공정은,
(c) 상기 반도체 기판에 열처리를 실시함으로써 게이트 절연막을 형성하는 공정,
(d) 상기 게이트 절연막 위에 제1 도전성막을 형성하는 공정,
(e) 상기 제1 도전성막 위에 제1 절연막을 형성하는 공정,
(f) 상기 제1 절연막 위에 제2 도전성막을 형성하는 공정,
(g) 상기 제2 도전성막을 패터닝하여, 상기 제2 도전성막으로 이루어지는 제어게이트 전극을 형성하는 공정,
(h) 상기 제1 절연막 및 상기 제1 도전성막을 패터닝하여, 상기 제1 도전성막으로 이루어지는 부유 게이트 전극을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
항 27 ; 항 26에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 게이트 절연막의 막 두께를 10㎚ 이하로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
즉, 반도체 집적 회로 장치의 제조 공정에 이용하는 초순수를 제조하는 공정에서, 초순수 내에 이온화한 아민이 유출되는 것을 막을 수 있으므로, 게이트 절연 막과 반도체 기판과의 계면에 요철이 형성되는 것에 기인하는 게이트 절연막의 내압의 저하를 막을 수 있다.
본원 발명을 상세히 설명하기 전에, 본원에서의 용어의 의미를 설명하면 다음과 같다.
웨이퍼란, 집적 회로의 제조에 이용하는 단결정 Si 기판(일반적으로 거의 평면 원 형상), 사파이어 기판, 유리 기판, 그 밖의 절연, 반절연 또는 반도체 기판 등 및 이들의 복합적 기판을 뜻한다. 또한, 본원에서 반도체 집적 회로 장치라고 할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판 위에 만들어지는 것뿐만 아니라, 특별히 그렇지 않은 취지가 명시된 경우를 제외하고, TFT(Thin-Film-Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 유리 등의 다른 절연 기판 위에 만들어지는 것들도 포함한다.
디바이스면이란, 반도체 기판의 주면으로서, 그 면에 리소그래피에 의해 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 뜻한다.
레지스트 패턴이란 감광성 수지막(레지스트막)을 포토리소그래피의 방법에 의해 패터닝한 막 패턴을 뜻한다. 또, 이 패턴에는 해당 부분에 관하여 전혀 개구가 없는 단순한 레지스트막을 포함한다.
UF 장치(Ultrafiltration Equipment)란, 한외 여과막(Ultra filter ; UF)을 이용하여 분자의 크기에 따라 분리를 행하는 압력 여과 장치로서, 분획분자량으로 수천∼수십만 정도의 영역으로 분리하는 장치를 뜻한다. 한외 여과막으로는, 중공 사형 한외 여과막 또는 스파이럴형 한외 여과막 등을 포함한다.
이온 교환 수지(Ion Exchange Resin)란, 수중에 존재하는 이온을 흡착 제거하는 능력을 갖는 합성 수지를 뜻하며, 양이온(cation ; Na+, Ca2 + 및 Mg2 + 등)을 흡착 제거하는 양이온 교환 수지 및 음이온(anion ; Cl-, SO4 2 - 및 SiO2 등)을 흡착 제거하는 음이온 교환 수지의 2 종류를 갖는다. 또한, 이온 교환 수지형 이온 제거 필터는, 양이온을 제거하는 양이온 제거 필터와 음이온을 제거하는 음이온 제거 필터와 양이온 및 음이온의 양방을 제거하는 복합 이온 제거 필터를 포함한다.
RO 장치(Reverse Osmosis Unit)란, 역침투 현상을 응용한 여과막인 RO 막을 이용하여 수중의 이온, 유기물, 미립자 및 생균 등을 제거하는 장치를 뜻한다.
진공 탈기 장치(Vacuum Degasifier)란, 예를 들면 진공 분위기 내에 물을 스프레이함으로써, 수중의 용존 가스를 제거하는 장치를 뜻한다.
통상수란, 반도체 집적 회로 장치의 제조 공정에 이용하는 순도가 높은 순수를 얻기 위한 원료가 되는 물을 말하며, 하천수 또는 지하수(우물물을 포함함) 등이 이용된다.
1차 순수란, 처리수(통상수) 내에 존재하는 이온, 미립자, 미생물 및 유기물 등의 불순물의 대부분을 제거한 고순도의 물을 뜻한다.
초순수(Ultrapure Water)란, 1차 순수 내에 미량 잔존하고 있는 미립자, 생균, TOC(Total Organic Carbon ; 유기체 탄소), 이온 및 용존 산소 등을 제거한 매우 순도가 높은 웨이퍼의 세정 등에 이용되는 물을 뜻한다.
1차 순수 장치란, 초순수 제조 시스템을 구성하는 장치 중 하나로서, 역침투 장치, 이온 교환 장치 및 탈기 장치등으로 형성되며, 전처리 장치를 통과한 물로부터 미립자, 이온, 미생물 및 유기물 등의 불순물의 대부분을 제거함으로써 1차 순수를 제조하는 장치를 뜻한다.
전처리 시스템이란, 1차 순수 장치에 원수를 공급하기 전에, 사전에 물리적 처리 및 화학적 처리에 의해 원수 내의 콜로이드상 물질, 입자상 물질 및 박테리아 등을 제거하는 각 장치를 포함하는 시스템을 뜻한다.
서브시스템(subsystem)이란, 유스 포인트(point of use)의 근방에 설치되어 1차 순수를 원수로 하여 초순수를 제조하는 시스템으로서, 자외선 살균 장치, 카트리지 폴리셔(cartridge polisher) 및 압력 여과막 등으로 구성되는 시스템을 뜻한다.
초순수 제조 시스템이란, 상수도, 공업용수, 우물물 또는 하천수 등을 원수로 하고, 그 내의 불순물을 이온 교환 수지막 및 여과막 등을 이용하여 정제 분리하여, 고순도의 순수를 제조하는 시스템을 뜻하며, 전처리 장치, 1차 순수 장치 및 서브시스템으로 구성된다.
유스 포인트(Point Of Use)란, 서브시스템으로부터 송수된 초순수를 웨이퍼의 세정 등의 목적으로 사용하기 위해 추출하며, 사용하는 개소를 뜻한다.
TOC(Total Organic Carbon)란, 초순수 내에 포함되는 유기체 탄소를 말하며, 원수(천연수나 회수 처리수)에 기인하는 것, 이온 교환 수지 및 배관 등 사용 부재로부터의 용출에 의한 것 등을 포함하는 것으로 한다.
멤브레인막(Ultrafiltration Membrane)이란, 무수한 균일한 세공(pore)을 갖는 플라스틱제 다공성 박막의 필터로서, 질산 셀룰로오스, 아세트산 셀룰로오스, 아세틸 셀룰로오스, 니트로 셀룰로오스, 나일론, 테플론, 염화비닐 및 4불화 에틸렌 수지등으로 형성된 것을 뜻한다.
신품이란, 미사용 상태의 장치 또는 부재를 뜻하지만, 사용 기간이 소정의 기간까지의 것도 포함한다. 또한, 이하의 실시예에서의 UF에 대해서는, 아민을 포함하는 재료를 이용하여 형성되는 경우에 있어서, UF 장치의 외부로 이온화한 아민이 유출되지 않게 되기까지의 기간을 뜻한다. 그 기간은, UF의 사양 및 UF에의 통수량에 따라 다르지만, 이하의 실시예에서는 사용 개시로부터 1개월 정도, 바람직하게는 사용 개시로부터 2개월 정도, 더 바람직하게는 사용 개시로부터 3개월 정도로 한다.
또한, 이하의 실시예에서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함)을 언급하는 경우, 특히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이든 이하이든 무방하다.
또한, 이하의 실시예에서 그 구성 요소(요소 스텝 등도 포함)는 특히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아니다.
마찬가지로, 이하의 실시예에서 구성 요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되어지는 경우 등을 제외하고, 실질적으로 그 형상 등과 근사하거나 유사한 것 등을 포함한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지다.
또한, 본 실시예를 설명하기 위한 전 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙여, 그 반복되는 설명은 생략한다.
또한, 본 실시예에서는 전계 효과 트랜지스터를 대표하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS라고 하며, p채널형 MISFET를 pMIS라 하고, n 채널형 MISFET를 nMIS라고 한다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다.
본 실시예는, 예를 들면 플래시 메모리(반도체 집적 회로 장치)의 제조 방법에 본 발명을 적용한 것이다. 이 플래시 메모리의 제조 방법을 도 1∼도 41에 따라 공정순으로 설명한다.
도 1에 도시한 바와 같이, 본 실시예의 플래시 메모리가 형성되는 반도체 기판(반도체 집적 회로 웨이퍼 : 1)은, 예를 들면 5V계의 nMIS가 형성되는 영역(1A), 5V계의 pMIS가 형성되는 영역(1B), 플래시 메모리의 메모리 셀이 되는 MIS가 형성되는 영역(1C), 고내압계 편측 오프셋 nMIS가 형성되는 영역(1D), 고내압계 부하용 nMIS가 형성되는 영역(1E2) 및 고내압계 편측 오프셋 pMIS가 형성되는 영역(1F)으로 이루어진다.
우선, p형 단결정 Si로 이루어지는 반도체 기판(1)을 희불산(HF) 및 초순수를 이용하여 세정한 후, 그 표면에 산화 처리를 실시함으로써, 산화 실리콘막(2A)을 형성한다. 계속해서, 그 산화 실리콘막(2A) 상부에 질화 실리콘막(도시는 생 략)을 퇴적한 후, 그 질화 실리콘막을 에칭하여, 산화 실리콘막(2A) 상부에 선택적으로 질화 실리콘막을 남긴다.
계속해서, 상기 질화 실리콘막을 마스크로 하여, 반도체 기판(1)에 n형 도전형을 갖는 불순물(예를 들면 P(인))을 이온 주입법 등에 의해 도입한다. 계속해서, 산화 처리에 의해 그 상부에 질화 실리콘막이 존재하지 않는 영역의 산화 실리콘막(2A)의 막 두께를 선택적으로 증가시킨 후, 예를 들면 열 인산을 이용하여 상기 질화 실리콘막을 제거한다. 이어서, 반도체 기판(1)을 NH4OH(수산화암모늄)/H2O2(과산화수소)/H2O, 희불산 및 초순수를 이용하여 세정한 후, 반도체 기판(1)에 열처리를 실시하고, 상기 불순물을 확산시킴으로써 n형 아이솔레이션 영역 NiSO를 형성한다.
이어서, 도 2에 도시한 바와 같이 반도체 기판(1)을 희불산 및 초순수를 이용하여 세정한 후, 그 표면에 산화 처리를 실시함으로써 산화 실리콘막(2)을 형성한다. 이어서, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 하여, 반도체 기판(1)에 n형 도전형을 갖는 불순물(예를 들면 P)을 이온 주입법 등에 의해 도입한다. 계속해서, 그 포토레지스트막을 제거한 후, 새롭게 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 하여, 반도체 기판(1)에 p형 도전형을 갖는 불순물(예를 들면 BF2(2불화붕소))을 이온 주입법 등에 의해 도입한다. 이어서, 반도체 기판(1)을 NH4OH/H2O2/H2O, 희불산 및 초순수를 이용하여 세정한 후, 열처리에 의해 상기 불순물을 확산시켜, n형 웰(3) 및 p형 웰(4)을 형성한다.
이어서, 도 3에 도시한 바와 같이 반도체 기판(1)의 표면에 산화 처리를 실시함으로써 산화 실리콘막(도시는 생략)을 형성한다. 계속해서, 그 산화 실리콘막의 상부에 질화 실리콘막(도시는 생략)을 퇴적한 후, 포토레지스트막(도시는 생략)을 마스크로 하여 그 질화 실리콘막을 에칭함으로써, 그 산화 실리콘막 상부에 선택적으로 질화 실리콘막을 남긴다. 계속해서, 그 포토레지스트막을 제거한 후, 반도체 기판(1)을 NH4OH/H2O2/H2O를 이용하여 세정한 후, HCl/H2O2/H2O를 이용하여 세정한다. 계속해서, 선택 산화법에 의해 반도체 기판(1)의 표면에 소자 분리용 필드 절연막(6)을 형성한다.
이어서, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막을 마스크로 하여, p형 도전형을 갖는 불순물(예를 들면 BF2)을 이온 주입법 등에 의해 도입한다. 계속해서, 열처리에 의해 그 불순물을 확산시킴에 따라, p형 채널 스토퍼 영역(7)을 형성한다. 그 후, 반도체 기판(1) 위에 남아 있는 질화 실리콘막을, 예를 들면 열 인산을 이용하여 제거한다.
이어서, 반도체 기판(1)을 희불산 및 초순수를 이용하여 세정한다. 여기서, 본 실시예에서의 초순수는, 도 4 및 도 5에 도시한 바와 같은 시스템에 의해 초순수가 제조되는 것이다. 도 4는 본 실시예의 초순수 제조 시스템의 개요를 도시한 설명도이고, 도 5는 도 4에 도시한 초순수 제조 시스템의 세부의 일례를 도시한 설명도이다. 또, 이러한 초순수 제조 시스템에 관한 기술에 대해서는, 본 발명자들 에 의해 이미 출원된 일본 특원2001-314813호에도 기재되어 있다.
우선, 도 4 및 도 5에 도시한 바와 같이, 예를 들면 전처리 시스템(1차 정화 시스템) PTS에 의해 우물에서 퍼올린 지하수(통상수(제1 원료수); 이후, 원수)에 화학적 처리 및 물리적 처리를 실시함으로써, 원수 내의 콜로이드상 물질(제1 이물), 입자상 물질(제1 이물) 및 박테리아(제1 이물) 등을 제거한다. 이어서, RO 장치(1차 정화 시스템) RO1에 의해 원수 내의 미립자(제1 이물), 유기물(제1 이물), 생균(제1 이물) 및 고분자 이온(제1 이물) 등을 제거한다. 이어서, 이온 교환 수지형 양이온 제거 필터(1차 정화 시스템) CED1에 의해 원수 내의 양이온(제1 이물)을 제거한다. 이어서, 진공 탈기 장치 VD에 의해 원수 내의 용존 가스를 제거한다. 이어서, 이온 교환 수지형 음이온 제거 필터(1차 정화 시스템) AED1에 의해 원수 내의 음이온(제1 이물)을 제거한다. 계속해서, 이온 교환 수지형 양이온 제거 필터(1차 정화 시스템) CED2에 의해 원수 내의 양이온(제1 이물)을 제거한 후, 또한 이온 교환 수지형 음이온 제거 필터(1차 정화 시스템) AED2에 의해 원수 내의 음이온을 제거한다. 이 후, RO 장치 RO2(도 5 중에서의 도시는 생략)를 배치하여, 음이온 제거 필터 및 양이온 제거 필터로부터 발생한 미립자 등을 원수 내에서 제거하는 공정을 추가해도 된다. 이러한 공정을 거침으로써, 원수로부터 1차 순수를 제조할 수 있다. 또, 1차 순수 시스템(전처리 시스템)은, 원수로부터 1차 순수를 제조할 때까지 이용한 각 장치로 구성되는 것으로 한다.
이어서, 상기한 바와 같이 제조된 1차 순수(제2 원료수)는, 중간 탱크(2차 정화 시스템) MIDT로 송수된 후, 펌프(2차 정화 시스템) PUMP에 의해 열 교환기(2 차 정화 시스템) HEXC에 전송된다. 1차 순수는 열 교환기 HEXC에 의해 온도를 일정하게 한 상태에서 UV 살균 장치(2차 정화 시스템) UVO1 또는 저압 UV 산화 장치(2차 정화 시스템) UVO2로 송수되어, 자외선 조사에 의한 산화 처리 또는 살균 처리가 실시된다. UV 살균 장치 UVO1에 의해 살균 처리가 실시된 1차 순수는 이온 교환 수지형 복합 이온 제거 필터(2차 정화 시스템) MED에 의해 양이온 및 음이온이 제거된 후, UF 장치(2차 정화 시스템) UFE에 보내진다. 한편, 저압 UV 산화 장치 UVO2에 의해 산화 처리가 실시된 1차 순수는 이온 교환 수지형 음이온 제거 필터(2차 정화 시스템) AED3에 의해 음이온 제거 처리가 실시되고, 또한 복합 이온 제거 필터 MED에 의해 양이온 및 음이온의 제거 처리가 실시된 후, UF 장치(제1 장치) UFE에 보내진다. 여기서, UF 장치 UFE에 의해 RO 장치 및 이온 제거 필터에 의해 제거할 수 없던 1차 순수 내의 미립자 등을 제거함으로써, 본 실시예의 반도체 집적 회로 장치의 제조 공정에 이용하는 초순수(2차 순수)를 제조하고, 제조한 초순수를 유스 포인트 USEP에 보낼 수 있다. 또, 2차 순수 시스템(서브시스템(2차 순수 순환 시스템))은 1차 순수로부터 초순수를 제조하기까지의 각 장치 및 유스 포인트 USEP 구성되는 것으로 한다.
유스 포인트 USEP에 보내진 초순수 중, 유스 포인트 USEP에서 전부 사용되지 않고 남은 것에 대해서는 중간 탱크 MIDT로 환원하여, 재이용할 수 있게 된다. 한편, 유스 포인트 USEP에서의 사용이 종료된 초순수(이하, 폐액) 중 초순수로서 재이용이 가능한 것에 대해서는, 우선 이온 교환법에 의한 양이온 및 음이온의 제거 처리가 실시된다. 그 후, 자외선 조사에 의한 살균 처리 능력 및 RO 막에 의한 미 립자 등의 제거 능력을 갖는 RO 장치 RO3을 이용하여, 폐액에 대하여 살균 처리 및 미립자, 유기물, 생균 및 고분자 이온 등의 제거 처리를 실시한다. 이러한 다양한 처리가 실시된 폐액은 RO 장치 RO1에 의해 처리가 실시된 원수와 함께 양이온 제거 필터 CED1에 보내진다. 이러한 공정을 거침으로써, 폐액 내의 일부는 초순수로서 재이용이 가능해진다.
도 6은, 도 4 및 도 5에 도시한 UF 장치 UFE가 갖는 UF 모듈의 설명도이고, 도 7은 도 6의 A-A선에서의 단면도이다. 본 실시예의 UF 모듈은 예를 들면 케이싱 KOT 내에 폴리술폰막 또는 폴리이미드막 등으로 형성된 복수의 모관 형상의 중공사막 TYM을 배치하고, 이들 복수의 중공사막 TYM의 양단부를 열용착에 의해 접착하고, 또한 그 열용착에 의해 중공사막 TYM을 케이싱에도 접착하여 이루어지는 것이다. 또한, 도 8에 도시한 바와 같이, 그 중공사막 TYM은 폴리술폰막 또는 폴리이미드막 등으로 형성되어 있기 때문에, 물, 이온 분자 및 저분자에 대해서는 중공사막 TYM의 내부로 침투 가능하지만, 고분자에 대해서는 그 내부로 침투할 수는 없다. 또한, 케이싱 KOT 내에서는 복수의 중공사막 TYM의 단부가 열용착되고, 또한 중공사막 TYM은 케이싱에도 접착되어 있으므로, UF 모듈로부터 토출되는 것은 중공사막 TYM 내에 침투한 1차 순수, 즉 1차 순수로부터 고분자가 제거된 초순수만으로 할 수 있다.
여기서, 예를 들면 상기 복수의 중공사막 TYM의 양단부를 에폭시 수지 등을 원료로 하는 접착제에 의해 접착한 경우에는, 그 접착제에는 아민이 포함되게 되고, 이 아민의 일부는 이온화하여 존재한다. 한편, 본 실시예에서는 상기 복수의 중공사막 TYM의 양단부는 열용착에 의해 접착되어 있으므로, 그 접착 부분에 아민은 포함되지 않는다. 즉, 본 실시예의 UF 모듈에 따르면, UF 모듈에 1차 순수가 통수할 때에 이온화한 아민이 친수화하여, 초순수에 섞여 토출되는 것을 막을 수 있다. 이에 따라, 본 실시예의 초순수 제조 시스템에 의해 제조된 초순수를 플래시 메모리의 메모리 셀이 되는 MISFET의 게이트 산화막을 형성하기 직전의 반도체 기판(1)의 세정 공정에 이용해도, 이온화한 아민이 반도체 기판(1)을 형성하는 Si를 에칭하여, 게이트 산화막 형성 후에 게이트 산화막과 반도체 기판(1)과의 계면에 요철이 형성되는 문제를 방지할 수 있다. 그 결과, 게이트 산화막의 내압의 저하를 막을 수 있게 되므로, 메모리 셀에의 기입 특성 및 소거 특성의 열화를 막을 수 있게 된다. 또, 게이트 산화막의 내압의 저하를 막을 수 있게 되므로, 메모리 셀 이외의 MISFET에서도 소스·드레인간 전류가 흐르기 어렵게 되는 것을 막을 수 있다. 또, 본 실시예에서는 복수의 중공사 형상막 TYM을 열용착에 의해 접착하는 경우에 대해 예시했지만, 열용착을 대신하여 아민을 포함하지 않은 우레탄계의 재료를 이용하여 접착해도 된다.
또한, 도 9에 도시한 바와 같은 원형 시트 형상의 멤브레인막 MBF를 갖는 이온 필터(제1 필터)를 UF 장치 UFE의 후단(도 4 및 도 5 참조)에 배치해도 된다. UF 장치 UFE를 통과한 초순수는 그 이온 필터에 공급된 후, 멤브레인막 MBF가 갖는 멤브레인 홀 MBH로부터 멤브레인막 MBF 내로 들어간다. 도 10에 도시한 바와 같이, 멤브레인 홀 MBH 내에는 이온 교환기(Ion Exchange Radical; IER)이 형성되어 있고, 이 이온 교환기(Ion Exchange Radical; IER)이 초순수 내에 포함되는 이온을 흡착함으로써, 초순수 내의 이온을 제거할 수 있게 되어 있다. 즉, UF 장치 UFE(도 4 및 도 5 참조)가 갖는 UF 모듈 내에 배치된 복수의 중공사막 TYM의 양단부가 아민을 포함하는 접착제(예를 들면 에폭시 수지)에 의해 접착되고, 이온화한 아민이 초순수에 섞여 유출된 경우라도, 그 초순수를 상기 이온 필터를 투과시킴에 따라, 이온화한 아민을 초순수로부터 제거할 수 있다.
그런데, 도 11에 도시한 바와 같이 도 4 및 도 5에 도시한 본 실시예의 초순수 제조 시스템에서의 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를 생략하고, 도 9에 도시한 이온 필터를 UF 장치의 후단에 배치하는 구성으로 해도 된다. 또, 도 11에서 열 교환기 HEXC의 도시는 생략하고 있다. 이 때, 그 이온 필터로서는, 음이온을 흡착하는 이온 교환기(ion exchange radical)를 갖는 이온 필터 IFA 및 양이온을 흡착하는 이온 교환기(ion exchange radical)를 갖는 이온 필터 IFC가 배치된다. 이에 따라, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를 이용하지 않아도 이온 필터 IFA 및 이온 필터 IFC에 의해 1차 순수 내의 음이온 및 양이온을 제거하는 것이 가능해진다. 또한, 상기 UF 모듈로부터 이온화한 아민이 유출된 경우라도, 그 이온 필터 IFA 및 이온 필터 IFC에 의해 제거할 수 있다. 이러한 본 실시예의 초순수 제조 시스템에 따르면, 상기 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를 생략할 수 있기 때문에, 초순수 제조 시스템의 구성을 간략화할 수 있다. 그 결과, 본 실시예의 초순수 제조 시스템의 유지를 용이하게 할 수 있게 된다.
또한, 도 12에 도시한 바와 같이, 상기 도 4 및 도 5에 도시한 본 실시예의 초순수 제조 시스템에서의 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를 상기 이온 필터(제2 필터) IFA 및 이온 필터(제2 필터) IFC로 치환해도 된다. 또, 도 12에서 열 교환기 HEXC의 도시는 생략하고 있다. 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를 형성하는 이온 교환 수지는 아민을 포함하고 있기 때문에, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED에 1차 순수가 통수함으로써, 이온화한 아민이 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED로부터 유출할 가능성을 갖고 있다. 또한, 본 발명자 등이 행한 실험에 따르면, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED로부터는 이온화한 아민이 유출되는 것을 알 수 있으며, 특히 음이온 제거 필터 AED3으로부터의 유출이 많은 것을 알았다. 상기한 바와 같이, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를 이온 필터 IFA 및 이온 필터 IFC로 치환함으로써, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED로부터 이온화한 아민이 유출되는 문제점을 개선할 수 있다.
또한, 도 13에 도시한 바와 같이 UF 장치 UFE로부터 유스 포인트 USEP로 초순수를 송수하는 배관(경로) PL에 상기 이온 필터 IFC를 배치해도 된다. 여기서, 유스 포인트 USEP는 반도체 기판(1)의 세정(제1 웨트 처리)에 이용하는 세정 드래프트 장치(제1 웨트 처리 장치) 외에도, 초순수를 이용하여 희불산 등의 약액을 조합하는 약액 조합 장치(제1 웨트 처리 장치)등도 포함하는 것으로 한다. 이온화한 아민은 양이온이기 때문에 배관 PL에 이온 필터 IFC를 배치함으로써, UF 장치 UFE로부터 이온화한 아민이 초순수에 섞여 유출된 경우라도, 이온 필터 IFC에 의해 유스 포인트 USEP에 공급되는 초순수로부터 이온화한 아민을 제거할 수 있다. 또, 본 실시예에서는, 배관 PL에 이온 필터 IFC를 배치하는 경우에 대해 예시했지만, 이온 필터 IFC를 대신하여, 예를 들면 복합 이온 제거 필터를 배치하여 초순수 내의 이온화한 아민을 제거해도 된다.
그런데, 도 14에 도시한 바와 같이 UF 장치 UFE는 복수의 UF 모듈 UFM로 형성되는 것이다. 이 UF 모듈 UFM은, 도 6을 이용하여 설명한 UF 모듈과 마찬가지로, 케이싱 내에 폴리술폰막 또는 폴리이미드막 등으로 형성된 복수의 모관 형상의 중공사막이 배치된 것이다. 이들 복수의 중공사막이 아민을 포함하는 접착제로 묶여져 있는 경우에는, UF 모듈 UFM으로부터 배출되는 초순수에 이온화한 아민이 혼입될 우려가 있다. 그래서, 본 실시예에서는 각 UF 모듈 UFM의 후단에 상기 이온 필터 IFC를 배치한다. 이에 따라, UF 모듈 UFM으로부터 배출되는 초순수에 이온화한 아민이 혼입된 경우에도 이온 필터 IFC에 의해 그 이온화한 아민을 제거할 수 있다. 이 때, 이온 필터 IFC의 통수 능력이 UM 모듈 UFM의 통수 능력 이상이 되도록 한다. 또한, 이온 필터 IFC의 통수 능력이 UM 모듈 UFM의 통수 능력보다 작은 경우에는, 하나의 UF 모듈 UFM에 대하여 복수개의 이온 필터 IFC를 배치하고, 복수개의 이온 필터 IFC의 합계의 통수 능력이 1개의 UF 모듈 UFM의 통수 능력 이상이 되도록 한다.
상기한 UF 모듈 UFM과 같이, 복수의 중공사막이 아민을 포함하는 접착제로 묶여져 있는 경우에 있어서, 이온화한 아민의 량은 전체 아민량에 대하여 소량이다. 또한, 전체 아민 중 이온화한 아민만이 친수화함으로써 중공사막을 투과하여 UF 모듈 UFM으로부터 유출된다. 그 때문에, 신품의 UF 모듈을 UF 장치 UFE에 설치 후, UF 모듈의 통수량에 대응한 소정의 기간이 경과한 후에, 이온화하여 존재하고 있는 아민의 대부분은 초순수와 같이 UF 모듈로부터 배출된다. 그래서, 도 15에 도시한 바와 같이, UF 장치 UFE 내에 신품의 UF 모듈 UFMN을 설치하기 위한 영역을 형성한다. 설치된 신품의 UF 모듈 UFMN에는, 다른 UF 모듈 UFM과 마찬가지로, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를 투과한 1차 순수가 공급된다. 신품의 UF 모듈 UFMN에 공급된 1차 순수는, 신품의 UF 모듈 UFMN 내에 존재하는 이온화한 아민을 포함한 초순수가 되어 신품의 UF 모듈 UFMN으로부터 배출된 후, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED의 전단으로 송수되고, 1차 순수와 합류한다. 그 후, 1차 순수와 합류한 초순수는 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED에 공급된다. 여기서, 도 16에 도시한 바와 같이, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED는 케이싱 KOT1 내에 복수의 이온 교환 수지 IEJ가 배치되어 이루어지는 것이다. 도 17에 도시한 바와 같이, 각 이온 교환 수지 IEJ는 이온 교환기(Ion Exchange Radical; IER1)을 갖고, 이 이온 교환기(Ion Exchange Radical; IER1)은 케이싱 KOT1 내에 공급되는 1차 순수 내의 이온을 흡착한다. 이 때, 그 초순수에 포함되어 있는 이온화한 아민은 양이온이기 때문에, 복합 이온 제거 필터 MED에 의해 흡착 제거할 수 있다. 이온화한 아민이 제거된 초순수는 1차 순수와 함께 다시 UF 장치 UFE에 공급되어 상기 공정과 마찬가지의 공정이 반복된다. 이러한 공정에서 신품의 UF 모듈 UFMN을 세정하여, UF 모듈 UFMN 내에 존재하는 이온화한 아민을 제거함으로써, 그 이온화한 아민의 제거에 이용한 1차 순수를 폐기하지 않고 재이용할 수 있게 된다. 본 발명자등이 행한 실험에 따 르면, 신품의 UF 모듈 UFMN으로서 직경이 약 106㎜이며 길이가 약 1150㎜의 원주형의 것을 이용하고, 하나의 신품의 UF 모듈 UFMN에 대하여 1 시간당 약 3㎥의 1차 순수를 통수시킨 경우, 약 2개월∼3개월(바람직하게는 약 3개월)에 신품의 UF 모듈 UFMN으로부터 이온화한 아민이 유출되지 않게 되는 것을 알았다. 이러한 공정을 거쳐 이온화한 아민이 유출되지 않게 된 신품의 UF 모듈 UFMN에 대해서는, 오래된 UF 모듈 UFM과 교환하여 사용하는 것이 가능해진다. 이러한 신품의 UF 모듈 UFMN은 교환이 필요한 오래된 UF 모듈 UFM의 개수 이상 설치하는 것으로, 모든 UF 모듈 UFM의 교환 또는 일부의 UF 모듈 UFM의 교환에 대응시켜 그 설치 개수를 다양하게 설정 가능하다.
또한, 상기한 바와 같은 신품의 UF 모듈 UFMN을, 유스 포인트 USEP에서 전부 사용되지 않고 남은 초순수를 중간 탱크 MIDT로 환원하는 경로(도 4 및 도 5 참조)에 배치해도 된다. 이에 따라, 신품의 UF 모듈 UFMN에 공급된 초순수는 신품의 UF 모듈 UFMN 내에 존재하는 이온화한 아민을 포함한 초순수가 되어 신품의 UF 모듈 UFMN으로부터 배출된다. 계속해서, 이 이온화한 아민을 포함한 초순수는 중간 탱크 MIDT(도 4 및 도 5 참조)로 송수되어, 1차 순수와 합류한다. 그 후, 그 이온화한 아민은 그 1차 순수 및 초순수가 복합 이온 제거 필터 MED(도 4 및 도 5 참조)를 통과할 때에 제거할 수 있다. 이온화한 아민이 제거된 초순수는, 1차 순수와 같이 다시 UF 장치 UFE에 공급되어 상기 공정과 마찬가지의 공정이 반복된다. 이러한 공정에 의해서도 신품의 UF 모듈 UFMN 내에 존재하는 이온화한 아민을 제거하는 것이 가능해진다. 또, 그 이온화한 아민의 제거에 이용한 초순수를 폐기하지 않고 재이용할 수 있게 된다.
그런데, 상술한 바와 같이 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를 형성하는 이온 교환 수지 IEJ(도 16 및 도 17 참조)는 아민을 포함하고 있다. 이 이온 교환 수지가 포함하고 있는 아민에 대해서도, 이온화한 아민의 량은 전체 아민량에 비하여 소량이다. 상기 UF 모듈 UFM의 경우와 마찬가지로, 그 이온화한 아민은 친수화함으로써 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED로부터 유출된다. 그래서, 신품의 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED에 대해서도, UF 장치 내에서 상기 신품의 UF 모듈 UFMN이 설치된 개소와 마찬가지의 개소에 설치함으로써, 이온 교환 수지 IEJ가 포함하는 이온화한 아민을 제거할 수 있다. 또한, 신품의 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를, 상기 신품의 UF 모듈 UFMN의 경우와 마찬가지로, 유스 포인트 USEP에서 전부 사용되지 않고 남은 초순수를 중간 탱크 MIDT로 환원하는 경로(도 4 및 도 5 참조)에 배치함으로써, 이온 교환 수지 IEJ가 포함하는 이온화한 아민을 제거해도 된다.
상기한 바와 같은 공정을 거쳐 제조된 초순수를, 상기 필드 절연막(6)(도 3 참조)의 형성에 이용한 질화 실리콘막을 제거한 후의 반도체 기판(1)의 세정 공정에 이용하는 경우에는, 도 18에 도시한 바와 같은 세정 드래프트 장치를 이용할 수 있다. 도 4∼도 17을 이용하여 설명한 본 실시예의 초순수 제조 시스템에 의해 제조된 초순수는, 초순수의 유스 포인트 USEP(도 4 및 도 5 참조)인 처리조(treatment tank) SC1 및 순수조(pure water tank) QDR1, QDR2, OF1, OF2의 각각 에 공급된다. 또, 도 13을 이용하여 상술한 바와 같이, 처리조 SC1 및 순수조 QDR1, QDR2, OF1, OF2에 초순수를 공급하는 배관의 각각에 양이온을 흡착하는 이온 교환기(ion exchange radical)를 갖는 이온 필터 IFC 또는 복합 이온 제거 필터 MED를 배치해도 된다. 또한, 처리조 SC1에는 H2O2 및 NH4OH가 공급되고, 처리조 HF에는 본 실시예의 초순수를 이용하여 조합된 희불산이 공급된다. 이러한 세정 드래프트 장치에 의한 반도체 기판(1)의 세정 공정은, 우선 처리조 SC1에서 NH4OH/H2O2/H2O에 의한 세정을 행한 후, 순수조 QDR1, OF1에서 초순수에 의한 세정을 행한다. 계속해서, 처리조 HF에서 희불산에 의한 세정을 행한 후, 순수조 QDR2, OF2에서 초순수에 의한 세정을 행한다. 계속해서, 반도체 기판(1)을 IPA(이소프로필 알콜) 증기 건조법에 의해 건조시켜, 도 18에 도시한 세정 드래프트 장치에 의한 반도체 기판(1)의 세정 공정을 완료한다. 또, 도 18에 도시한 세정 드래프트 장치를 다른 세정 공정에 적용하는 경우에 있어서, 처리조 SC1 및 순수조 QDR1, OF1에서의 처리가 불필요한 경우에는, 세정 공정을 처리조 HF에서의 처리로부터 개시해도 된다.
도 19는, 상기 희불산을 조합하는 희불산 조합 장치의 설명도이다. 이 희불산 조합 장치는, 초순수의 유스 포인트 USEP(도 4 및 도 5 참조) 중 하나이다. 도 4∼도 17을 이용하여 설명한 본 실시예의 초순수 제조 시스템에 의해 제조된 초순수는 우선 순수 계량 탱크 TANK1로 소정량이 공급된다. 또, 도 13을 이용하여 상술한 바와 같이, 순수 계량 탱크 TANK1에 초순수를 공급하는 배관 각각에 양이온을 흡착하는 이온 교환기(ion exchange radical)를 갖는 이온 필터 IFC 또는 복합 이온 제거 필터 MED를 배치해도 된다. 한편, 불산 캐니스터 CAN1로부터 불산원액 탱크 TANK2에 공급된 불산의 원액은, 불산원액 탱크 TANK2로부터 불산계량 탱크 TANK3으로 이행됨으로써 계량된다. 이어서, 순수 계량 탱크 TANK1 및 불산 계량 탱크 TANK3으로부터, 각각 초순수 및 불산의 원액이 조합 탱크 TANK4에 공급되고, 초순수 및 불산의 원액이 소정의 비율로 조합됨으로써 희불산이 제조된다. 여기서, 본 실시예에서는 불산의 원액과 초순수를 1 : 99 정도 또는 1 : 19 정도의 비율로 조합하는 것을 예시할 수 있다. 이 후, 희불산은 조합 탱크 TANK4로부터 공급 탱크 TANK5로 이행된 후에 세정 드래프트 장치에 공급할 수 있게 된다.
상기 필드 절연막(6)(도 3 참조)의 형성에 이용한 질화 실리콘막을 제거하고, 반도체 기판(1)을 세정한 후, 반도체 기판(1)의 표면에 산화 처리를 실시함으로써, 예를 들면 실리콘 산화막 환산으로 막 두께 20㎚ 정도의 게이트 절연막(8)을 형성한다. 계속해서, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 이용한 웨트 에칭에 의해, 영역(1C)에서의 게이트 절연막(8)을 선택적으로 제거한다. 본 실시예에서, 그 웨트 에칭 공정은, 도 4∼도 17을 이용하여 설명한 본 실시예의 초순수 제조 시스템에 의해 제조된 초순수를 이용하는 웨트 에칭 장치(도 20 참조)를 이용하여 행할 수 있다. 그 초순수는, 초순수의 유스 포인트 USEP(도 4 및 도 5 참조)인 순수조 QDR3, OF3, OF4의 각각에 공급된다. 또, 도 13을 이용하여 상술한 바와 같이, 순수조 QDR3, OF3, OF4에 초순수를 공급하는 배관의 각각에 양이온을 흡착하는 이온 교환기(ion exchange radical)를 갖는 이온 필 터 IFC 또는 복합 이온 제거 필터 MED를 배치해도 된다. 또한, 에칭조 ETCH에는 산화 실리콘막을 에칭하는 에칭 용액이 담겨져 있다. 이러한 웨트 에칭 장치에 의한 게이트 절연막(8)의 웨트 에칭 공정은, 우선 에칭조 ETCH에 반도체 기판(1)을 침지함에 의해 게이트 절연막(8)을 웨트 에칭한다. 이어서, 순수조 OF3, OF4에서 초순수에 의해 반도체 기판(1)을 세정한 후, 스핀 건조법에 의해 반도체 기판(1)을 건조시켜, 도 20에 도시한 웨트 에칭 장치에 의한 게이트 절연막(8)의 웨트 에칭 공정을 완료한다.
이어서, 상기 포토레지스트막을 제거한 후, 예를 들면 도 21에 도시한 바와 같은 세정 드래프트 장치를 이용하여 반도체 기판(1)을 세정한다. 도 4∼도 17을 이용하여 설명한 본 실시예의 초순수 제조 시스템에 의해 제조된 초순수는, 초순수의 유스 포인트 USEP(도 4 및 도 5 참조)인 처리조 SC2, SC3 및 순수조 QDR3, QDR4, OF5, OF6의 각각에 공급된다. 또, 도 13을 이용하여 상술한 바와 같이, 처리조 SC2, SC3 및 순수조 QDR3, QDR4, OF5, OF6에 초순수를 공급하는 배관 각각에 양이온을 흡착하는 이온 교환기(ion exchange radical)를 갖는 이온 필터 IFC 또는 복합 이온 제거 필터 MED를 배치해도 된다. 또한, 처리조 SC2에는 H2O2 및 NH4OH가 공급되고, 처리조 SC3에는 H2O2 및 HCl(염산)이 공급된다. 이러한 세정 드래프트 장치에 의한 반도체 기판(1)의 세정 공정은, 우선 처리조 SC2에서 NH4OH/H2O2/H2O에 의한 세정을 행한 후, 순수조 QDR3, OF5에서 초순수에 의한 세정을 행한다. 이어서, 처리조 SC3에서 HCl/H2O2/H2O에 의한 세정을 행한 후, 순수조 QDR4, OF6에서 초 순수에 의한 세정을 행한다. 계속해서, 반도체 기판(1)을 IPA 증기 건조법에 의해 건조시켜, 도 21에 도시한 세정 드래프트 장치에 의한 반도체 기판(1)의 세정 공정을 완료한다.
이어서, 도 22에 도시한 바와 같이 반도체 기판(1)의 표면에 산화 처리를 실시함으로써, 영역(1C)에서의 p형 웰(4) 표면에, 실리콘 산화막 환산으로 막 두께 10㎚ 정도의 게이트 절연막(터널 산화막 : 9)을 형성한다. 또, 이 게이트 절연막(9)의 막 두께는 실리콘 산화막 환산으로 10㎚ 이하로 해도 되며, 예를 들면 실리콘 산화막 환산으로 5㎚ 정도로 할 수 있다.
이어서, 예를 들면 CVD법으로 반도체 기판(1)의 주면(디바이스면) 상에 막 두께 200㎚ 정도의 다결정 Si 막(제1 도전성막 : 10)을 퇴적한다. 또, 이 다결정 Si 막(10)은, 예를 들면 CVD법으로 반도체 기판(1) 위에 비정질(아몰퍼스) Si를 퇴적한 후, 이 비정질 Si에 열처리를 실시함으로써, 비정질 Si를 다결정 Si로 변화시킴으로써 형성해도 된다.
이어서, 상기 다결정 Si 막(10)의 표면에, 예를 들면 도포법에 의해 인 유리막(도시는 생략)을 퇴적한 후, 반도체 기판(1)에 열처리를 실시함으로써, 다결정 Si 막(10)에 P를 도입한다. 이어서, 그 인 유리막을 제거한 후, 포토 리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 이용하여 다결정 Si막(10)을 패터닝한다. 이에 따라, 영역(1C)에 다결정 Si 막(10)을 남기고, 영역(1D, 1E2, 1F)에서는 각각 다결정 Si 막(10)으로 이루어지는 게이트 전극(10D, 10E2, 10F)을 형성할 수 있다. 이어서, 그 다결정 Si 막(10)의 패터닝에 이용한 포토레지스트막 을 제거한 후, 약 950℃의 열처리에 의해, 다결정 Si 막(10)(게이트 전극(10D, 10E2, 10F)을 포함)의 표면에 산화 실리콘막(제1 절연막 : 11)을 형성한다.
여기서, 초순수를 이용한 반도체 기판(1)의 각 세정 공정에서, 초순수에 이온화아민이 포함되어 있으면, 반도체 기판(1)을 형성하는 Si를 에칭하게 되기 때문에, 예를 들면 영역 IC를 확대한 도 23에 도시한 바와 같이, 게이트 절연막(9)과 반도체 기판(1)(p형 웰(4))과의 계면에 요철이 형성된다. 또한, 이 요철은 게이트 절연막(9) 상층에 형성되는 박막의 형상에도 영향을 주기 때문에, 게이트 절연막(9)과 다결정 Si 막(10)과의 계면 및 다결정 Si 막(10)과 산화 실리콘막(11)과의 계면에도 요철이 형성되는 경우가 있다.
한편, 도 4∼도 17을 이용하여 설명한 본 실시예의 초순수 제조 시스템을 이용함으로써, 초순수 내에 이온화아민이 포함되는 것을 막을 수 있다. 이러한 본 실시예의 초순수를 이용함으로써, 게이트 절연막(9)과 반도체 기판(1)(p형 웰4)과의 계면에 요철이 형성되는 것을 막을 수 있다(도 24 참조). 그것에 따라, 게이트 절연막의 내압이 저하하는 것을 막을 수 있으므로, 영역 IC에 플래시 메모리의 메모리 셀이 되는 MISFET를 형성한 경우에는 메모리 셀에의 기입 특성 및 소거 특성이 열화하는 것을 막을 수 있다.
또한, 본 발명자들은 도 25에 도시한 바와 같은 방법으로 게이트 절연막(9)의 내압을 측정하였다. 즉, 반도체 기판(1)과 다결정 Si 막(10) 사이에 약 1 × 10-11의 전류를 흘렸을 때에 인가되고 있는 전압값을 프로브로 측정한 것이다. 또, 도 25에서는 반도체 기판(1), 필드 절연막(6), 게이트 절연막(9) 및 다결정 Si 막(10) 이외의 부재의 도시는 생략하고 있다. 또, 도 26∼도 30은 반도체 웨이퍼(반도체 기판(1))의 전면에서의 복수 개소의 게이트 절연막(9)에 대하여, 그 내압의 측정 결과를 나타낸 것으로, 8V 미만으로 되어 있는 개소는 내압이 저하하는 불량이 있는 게이트 절연막(9)을 도시하고 있다.
도 26은 UF 장치 UFE가 갖는 UF 모듈 UFM(도 14 참조)을 신품의 것과 교환한 직후에 제조한 초순수를 이용하여 반도체 기판(1)을 세정하고, 그 후 게이트 절연막(9)을 형성한 경우의 결과이다. 또한, 도 26에 도시한 결과는, 도 14에 도시한 이온 필터 IFC는 배치하지 않은 경우의 것이다. 도 14를 이용하여 상술한 바와 같이, UF 모듈 UFM은 케이싱 내에서 복수의 중공사막이 아민을 포함하는 접착제로 묶여져 있다. 그 때문에, UF 모듈 UFM이 신품인 경우에는, 그 아민의 일부가 이온화하여 존재하고 있기 때문에, 그 이온화한 아민이 친수화하여 초순수에 섞여 UF 모듈 UFM으로부터 유출된다. 초순수를 이용한 반도체 기판(1)의 세정 공정 중에서, 이 이온화한 아민이 반도체 기판(1)을 형성하는 Si를 에칭하여, 그 표면에 형성된 게이트 절연막(9)과의 계면에 요철을 형성함으로써, 게이트 절연막(9)의 내압을 저하시키는 것이 도 26에 도시한 실험 결과로부터도 확인되었다.
도 27은 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED(도 4 및 도 5 참조)를 신품의 것과 교환한 직후에 제조한 초순수를 이용하여 반도체 기판(1)을 세정하고, 그 후 게이트 절연막(9)을 형성한 경우의 결과이다. 또한, 도 27에 도시한 결과도 도 26에 도시한 결과와 마찬가지로, 도 14에 도시한 이온 필터 IFC는 배치하지 않은 경우의 것이다. 도 12를 이용하여 상술한 바와 같이, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED를 형성하는 이온 교환 수지는 아민을 포함하고 있기 때문에, 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED에 1차 순수가 통수함으로써, 이온화한 아민이 음이온 제거 필터 AED3 및 복합 이온 제거 필터 MED로부터 유출된다. 이 이온화한 아민은, 친수화함으로써 초순수에 섞여 UF 장치 UFE로부터 배출된다. 도 26에 도시한 결과와 마찬가지로, 초순수를 이용한 반도체 기판(1)의 세정 공정 중에서, 이 이온화한 아민이 반도체 기판(1)을 형성하는 Si를 에칭하여, 그 표면에 형성된 게이트 절연막(9)과의 계면에 요철을 형성함에 따라, 게이트 절연막(9)의 내압을 저하시키는 것이 도 27에 도시한 실험 결과로부터도 확인되었다.
도 28은 UF 장치 UFE가 갖는 UF 모듈 UFM이 장기간(예를 들면 약 3개월 이상) 사용된 것인 경우에 제조한 초순수를 이용하여 반도체 기판(1)을 세정하고, 그 후 게이트 절연막(9)을 형성한 경우의 결과이다. 또한, 도 28에 도시한 결과도 도 26 및 도 27에 도시한 결과와 마찬가지로, 도 14에 도시한 이온 필터 IFC는 배치하지 않은 경우의 것이다. 도 15를 이용하여 상술한 바와 같이, UF 모듈 UFM의 통수량에 대응한 소정의 기간이 경과한 후에는, 이온화하여 존재하고 있는 아민의 대부분은 초순수와 함께 UF 모듈 UFM으로부터 배출된다. 그 때문에, 장기간 사용된 UF 모듈 UFM을 이용한 경우, 이온화한 아민이 UF 모듈 UFM으로부터 유출될 우려가 없으므로, 반도체 기판(1)을 형성하는 Si가 이온화한 아민에 의해 에칭되어, 반도체 기판(1)과 게이트 절연막(9)과의 계면에 요철이 형성되는 문제를 방지할 수 있다. 그에 따라, 게이트 절연막(9)의 내압의 저하를 막을 수 있는 것이 도 28에 도시한 실험 결과로부터도 확인되었다.
도 29는 상기 UF 모듈 UFM을 신품의 것과 교환하고, UF 장치 UFE의 후단에 복합 이온 제거 필터를 배치하여 제조한 초순수를 이용하여 반도체 기판(1)을 세정하고(도 13 참조), 그 후 게이트 절연막(9)을 형성한 경우의 결과이다. 이 경우, 신품의 UF 모듈 UFM으로부터 유출된 이온화한 아민은 복합 이온 제거 필터에 의해 제거할 수 있으므로, 반도체 기판(1)을 형성하는 Si가 이온화한 아민에 의해 에칭되어, 반도체 기판(1)과 게이트 절연막(9)과의 계면에 요철이 형성되는 문제를 방지할 수 있다. 그에 따라, 게이트 절연막(9)의 내압의 저하를 막을 수 있는 것이 도 29에 도시한 실험 결과로부터도 확인되었다.
도 30은 상기 UF 모듈 UFM을 신품의 것과 교환하고, UF 장치 UFE의 후단에 이온 필터 IFC(도 11 참조)를 배치하여 제조한 초순수를 이용하여 반도체 기판(1)을 세정하고(도 13 참조), 그 후 게이트 절연막(9)을 형성한 경우의 결과이다. 이 경우, 신품의 UF 모듈 UFM으로부터 유출된 이온화한 아민은 이온 필터 IFC에 의해 제거할 수 있으므로, 반도체 기판(1)을 형성하는 Si가 이온화한 아민에 의해 에칭되어, 반도체 기판(1)과 게이트 절연막(9)과의 계면에 요철이 형성되는 문제를 방지할 수 있다. 그에 따라, 게이트 절연막(9) 내압의 저하를 막을 수 있는 것이 도 30에 도시한 실험 결과로부터도 확인되었다.
도 31은 초순수를 이용한 세정 공정에 의해, 반도체 기판(1)에 부착되는 이온화한 아민의 량과 도 25에 도시한 검사 방법에 의해 조사한 게이트 절연막(9)의 불량 유무와의 관계를 초순수 제조 시스템의 각 사양별로 도시한 것이다. 이 때, 초순수는 매분 151의 비율로 세정 드래프트 장치(도 18 참조)에 공급되어, 세정 공정을 처리조 HF에서의 처리로부터 개시하고, 영역(1C)에 형성된 게이트 절연막(8)을 제거하여 반도체 기판(1)을 형성하고 있는 Si를 노출시킨 후, 순수조 QDR2, OF2에서의 처리를 행하고 있다. 또한, 초순수에 혼입하고 있는 이온화한 아민의 량은 매우 적기 때문에, 반도체 기판(1)에 부착되는 이온화한 아민의 량의 측정 결과에 대하여 초순수 제조 시스템의 각 사양별로 명확한 차가 생기도록, 순수조 OF2에서의 처리 시간을 약 100분으로 하였다. 또, 도 31에서 P 검사로 도시된 항목은, 도 25에 도시한 검사 방법(이후, 프로브 검사)에 의한 검사 결과이다. 검사 대상으로 한 초순수 제조 시스템의 사양 중, ReF로 나타낸 것은 UF 장치 UFE가 갖는 UF 모듈 UFM이 장기간(예를 들면 약 3개월 이상) 사용된 것이다. 신품 UF로 도시된 것은, UF 장치 UFE가 갖는 UF 모듈 UFM을 신품으로 한 경우이다. 사양1로 도시된 것은, 신품의 UF 모듈 UFM을 도 15를 이용하여 설명한 방법과 마찬가지의 방법에 의해, 신품의 UF 모듈 UFM을 약 2주간 세정한 후, UF 장치 UFE에 설치한 사양이다. 사양2로 도시된 것은, 신품의 UF 모듈 UFM을 도 15를 이용하여 설명한 방법과 마찬가지의 방법에 의해, 신품의 UF 모듈 UFM을 약 6주간 세정한 후, UF 장치 UFE에 설치한 사양이다. 사양3으로 도시된 것은 UF 장치 UFE가 갖는 UF 모듈 UFM을 신품으로 하고, UF 장치 UFE의 후단(UF 장치 UFE와 유스 포인트 USEP 사이)에 양이온 제거기(cation deminer) 및 음이온 제거기(anion deminer)를 배치한 사양이다. 사양4로 도시된 것은, UF 장치 UFE가 갖는 UF 모듈 UFM을 신품으로 하여, UF 장치 UFE 의 후단(UF 장치 UFE와 유스 포인트 USEP 사이)에 이온 필터 IFA 및 이온 필터 IFC를 배치한 사양(도 11 참조)이다. 여기서, ReF에서의 이온화한 아민의 부착량을 100으로 하여 각 사양에서의 이온화한 아민의 부착량을 비교하면, 신품 UF, 사용1, 사양2 및 사양3에서는 ReF의 경우보다 많아졌다. 또한, 프로브 검사의 결과에서는, 신품 UF 및 사양1의 경우가 불량으로 판정되었다. 사양2의 경우도 프로브 검사에서는 불량으로 판정되었지만, 신품 UF 및 사양1과 비교하면 가벼운 불량이었다. 이들 결과로부터, UF 장치 UFE와 UF 장치 UFE의 후단(UF 장치 UFE와 유스 포인트 USEP 사이)에 이온 교환 수지형 이온 제거 필터(이온 필터 IFA 및 이온 필터 IFC) 또는 제거기(양이온 제거 필터 및 음이온 제거 필터)를 배치하여 이온화한 아민을 제거하는 본 실시예의 초순수 제조 시스템의 유효성과, 도 15에 도시한 신품의 UF 모듈 UFM을 소정 기간 세정하여 이용하는 공정의 유효성을 확인할 수 있었다.
도 32는 UF 장치 UFE가 갖는 UF 모듈 UFM을 신품의 것과 교환한 날을 기준으로 하여, 초순수를 이용한 반도체 기판(1)의 세정 공정 실시일과 게이트 절연막(9)의 불량의 발생율과의 관계를 도시한 것이다. UF 모듈 UFM을 신품의 것과 교환한 후, 본 실시예의 플래시 메모리의 양산(세정 공정)을 재개한 시점에 있어서, 초순수 내에 포함되는 TOC값은 약 1.0±0.2ppb, 초순수의 비저항은 약 18.25㏁, 초순수 내의 용존 산소는 약 20 ±3.0ppb로 통상값까지 회복하고 있다. 이들 TOC의 값, 비저항 및 용존 산소가 통상값이 된 시점에서 양산을 재개하고 있음에도 불구하고, 게이트 절연막(9)에 불량이 발생하기 때문에, 이들 요소는 게이트 절연막(9)의 불 량의 발생율과 무관한 것을 알았다. 또, UF 모듈 UFM을 신품의 것과 교환한 날을 기준으로 하여, 초순수 내에 포함되는 TOC에 대해서는 약 1.5일 후, 초순수의 비저항에 대해서는 약 0.5일 후, 초순수 내의 용존 산소에 대해서는 약 0.5일 후부터 상기 수치가 되기 때문에, UF 모듈 UFM을 신품의 것과 교환한 날로부터 약 3일간은 메인터넌스 때문에, 초순수를 제조해도 세정 공정은 행하지 않는다. 또한, 게이트 절연막(9)의 불량의 발생율은 UF 모듈 UFM을 신품의 것과 교환한 날 직후에 증대하고, 그 후에 날이 지날수록 감소한다. 이것은, 신품의 UF 모듈 UFM에 1차 순수가 통수함에 따라, 신품의 UF 모듈 UFM 내에 존재하는 이온화한 아민은 유출되고, 그 이온화한 아민의 량이 감소하기 때문이다. 즉, 도 15에 도시한 신품의 UF 모듈 UFM을 소정의 기간 세정하여 이용하는 공정의 유효성을 확인할 수 있었다.
이어서, 도 33에 도시한 바와 같이 반도체 기판(1) 위에 질화 실리콘막(13), 산화 실리콘막(14) 및 질화 실리콘막(15)을 순차적으로 적층한다. 이 때, 질화 실리콘막(13, 15)은 CVD법에 의한 퇴적을 예시할 수 있다. 산화 실리콘막(14)은 반도체 기판(1)에 산화 처리를 실시함으로써 형성하는 것을 예시할 수 있다. 또한, 산화 실리콘막(11, 14) 및 질화 실리콘막(13, 15)을 통합하여 층간 용량막(16)으로 한다. 이어서, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 하여 층간 용량막(16)을 드라이 에칭하여, 영역(1A, 1B)에서의 층간 용량막(16)을 제거한다.
그 후, 산화 처리를 실시함으로써, 영역(1A)에서의 p형 웰(4)의 표면 및 영역(1B)에서의 n형 웰(3) 표면에 산화 실리콘막(도시는 생략)을 형성한다. 이어서, 영역(1A)에서의 p형 웰(4) 및 영역(1B)에서의 n형 웰(3)에 예를 들면 BF2를 도입한다.
이어서, 상기 층간 용량막(16)의 드라이 에칭에 이용한 포토레지스트막을 제거한 후, 도 34에 도시한 바와 같이 반도체 기판(1)의 표면에 산화 처리를 실시함으로써, 영역(1A)에서의 p형 웰(4)의 표면 및 영역(1B)에서의 n형 웰(3)의 표면에, 예를 들면 막 두께 13.5㎚ 정도의 게이트 절연막(17)을 각각 형성한다.
이어서, 반도체 기판(1)의 주면 위에 다결정 Si 막(제2 도전성막 : 18), WSix 막(제2 도전성막 : 19) 및 산화 실리콘막(20)을 순차적으로 퇴적한다. 다결정 Si 막(18)을 퇴적한 후에, 예를 들면 도포법에 의해 인 유리막(도시는 생략)을 퇴적한 후, 반도체 기판(1)에 열처리를 실시함으로써, 다결정 Si 막(18)에 P를 도입해도 된다.
이어서, 도 35에 도시한 바와 같이 포토 리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 하여 산화 실리콘막(20)을 패터닝한다. 이어서, 그 포토레지스트막을 제거한 후, 산화 실리콘막(20)을 마스크로 하여 WSix 막(19) 및 다결정 Si 막(18)을 드라이 에칭한다. 이에 따라, 영역(1A, 1B)에서는 각각 WSix 막(19) 및 다결정 Si 막(18)으로 이루어지는 게이트 전극(29A, 29B)을 형성할 수 있으며, 영역(1C)에서는 WSix 막(19) 및 다결정 Si 막(18)으로 이루어지는 제어 게이트 전극(22)을 형성할 수 있다. 또한, 영역(1E2, 1D, 1F)에서 층간 용량 막(16)은 질화 실리콘막(13)을 남기고 에칭된다.
이어서, 도 36에 도시한 바와 같이 영역(1C)에서, 산화 실리콘막(20)을 마스크로 하여 다결정 Si 막(10)을 드라이 에칭함으로써, 부유 게이트 전극(24)을 형성할 수 있다. 이 때, 영역(1C) 외의 영역은 포토레지스트막으로써 피복되어 있으므로, 에칭 분위기에 노출되는 것을 막을 수 있다. 여기서, 부유 게이트 전극(24), 층간 용량막(16) 및 제어 게이트 전극(22)을 통합하여 게이트 전극(25)으로 한다. 이어서, 산화 처리에 의해 게이트 전극(25, 29A, 29B)의 측벽 및 상면에 얇은 산화 실리콘막(30)을 형성한다.
이어서, 도 37에 도시한 바와 같이 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 하여, 게이트 전극(25)의 편측의 p형 웰(4)에 n형 불순물(예를 들면 P)을 이온 주입법 등으로 도입한 후, 열처리를 실시한다.
이어서, 상기 포토레지스트막을 제거한 후, 새롭게 영역(1A, 1C, 1E2, 1D) 위에 포토레지스트막(도시는 생략)을 형성한다. 그리고, 그 포토레지스트막을 마스크로 하여, n형 웰(3)에 p형 불순물(예를 들면 BF2)을 이온 주입법 등에 의해 도입함으로써, p-형 반도체 영역(31)을 형성한다.
이어서, 상기 영역(1A, 1C, 1E2, 1D)을 피복하는 포토레지스트막을 제거한 후, 새롭게 영역(1B, 1F) 위에 포토레지스트막(도시는 생략)을 형성한다. 그리고, 그 포토레지스트막을 마스크로 하여, p형 웰(4)에 n형 불순물(예를 들면 P)을 이온 주입법 등에 의해 도입함으로써, n-형 반도체 영역(32)을 형성한다. 그 후, 영역(1B, 1F)을 피복하는 포토레지스트막을 제거한다.
이어서, 도 38에 도시한 바와 같이, 예를 들면 CVD법으로써, 반도체 기판(1) 위에 산화 실리콘막을 퇴적한다. 계속해서, 그 산화 실리콘막을 이방적으로 에칭함으로써, 그 산화 실리콘막을 게이트 전극(29A, 29B, 25, 10E2, 10D, 10F) 측벽에 남겨, 측벽 스페이서(33)를 형성한다.
이어서, 영역(1B, 1F) 위 및 게이트 전극(29A, 25, 10E2, 10D) 위에 포토레지스트막(도시는 생략)을 형성한다. 이 때, 게이트 전극(10D)의 편측의 n-형 반도체 영역(32)의 소정의 범위가 그 포토레지스트막으로 피복되도록 한다. 그리고, 그 포토레지스트막을 마스크로 하여, p형 웰(4)에 n형 불순물(예를 들면 P)을 이온 주입법 등에 의해 도입한다.
이어서, 상기 포토레지스트막을 제거한 후, 새롭게 영역(1A, 1C, 1E2, 1D) 위 및 게이트 전극(29B, 10F) 위에 포토레지스트막(도시는 생략)을 형성한다. 이 때, 게이트 전극(10F)의 편측의 p-형 반도체 영역(31)의 소정의 범위가 그 포토레지스트막으로 피복되도록 한다. 그리고, 그 포토레지스트막을 마스크로 하여, n형 웰(3)에 p형 불순물(예를 들면 BF2)을 이온 주입법 등에 의해 도입한다. 이어서, 그 포토레지스트막을 제거한 후, 반도체 기판(1)에 900℃ 정도의 열처리를 실시함으로써, p+형 반도체 영역(34) 및 n+형 반도체 영역(35, 35A)을 형성한다. 이에 따 라, 영역(1A)에서는 5V계 nMISQA, 영역(1B)에서는 5V계 pMISQB, 영역(1C)에서는 플래시 메모리의 메모리 셀이 되는 MISQC, 영역(1E2)에서는 고내압계 부하용 nMISQE2, 영역(1D)에서는 고내압계 편측 오프셋 nMISQD 및 영역(1F)에서는 고내압계 편측 오프셋 pMISQF를 형성할 수 있다.
이어서, 도 39에 도시한 바와 같이, 예를 들면 CVD법에 의해, 반도체 기판(1) 위에 막 두께 150㎚ 정도의 산화 실리콘막(36)을 퇴적한다. 계속해서, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 한 드라이 에칭에 의해, 그 산화 실리콘막(36)에 n+형 반도체 영역(35A)에 달하는 컨택트홀(38A)을 개공한다.
이어서, 상기 포토레지스트막을 제거한 후, 예를 들면 CVD법으로 반도체 기판(1) 위에 비정질 Si 막을 퇴적하고, 컨택트홀(38A) 내를 그 비정질 Si 막으로 매립한다. 이어서, 이 비정질 Si 막에 열처리를 실시함으로써 다결정 Si 막을 형성한다. 그 후, 포토 리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 한 드라이 에칭에 의해 그 다결정 Si 막을 패터닝하여, 배선 TG를 형성한다. 이어서, 반도체 기판(1)에 열처리를 실시함으로써, 그 배선 TG의 표면에 산화 실리콘막(36A)을 형성한다.
이어서, 도 40에 도시한 바와 같이 예를 들면 CVD법에 의해 반도체 기판(1) 위에 BPSG 막(37)을 퇴적한 후, N2 분위기 내에서 반도체 기판에 대하여 약 900℃의 열처리를 실시함으로써, 그 BPSG막(37)의 표면을 평탄화한다.
이어서, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 이용한 드라이 에칭에 의해, BPSG막(37), 산화 실리콘막(36) 및 게이트 절연막(8, 17)을 에칭함으로써, 컨택트홀(38)을 천공한다.
이어서, 상기 컨택트홀(38)의 천공에 이용한 포토레지스트막을 제거한 후, 예를 들면 스퍼터링법으로써, 상기 컨택트홀(38) 내 및 BPSG막 위에 막 두께 30㎚ 정도의 MoSi(몰리브덴 실리사이드)막을 퇴적함으로써, 배리어 도체막을 형성한다. 이어서, 그 배리어 도체막 위에, 예를 들면 스퍼터링법으로써 컨택트홀(38)을 매립하는 금속막을 퇴적한다. 이 금속막은 Al(알루미늄)을 주성분으로 하여, Cu(구리)를 포함하는 것이다. 또한 계속해서, 그 금속막 위에 MoSi 막을 퇴적함으로써, 반사 방지막을 형성한다. 여기서, 상기 배리어 도체막은, 상기 금속막 내의 Al이 BPSG막(37) 및 산화 실리콘막(36) 내에 확산하는 것을 막는 기능을 갖는다. 또한, 상기 반사 방지막은, 후속 공정에서 반사 방지막 위에 포토레지스트막을 형성할 때에, 광이 난반사되는 것을 막는 기능을 갖는다.
이어서, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 이용한 드라이 에칭에 의해, 상기 반사 방지막, 금속막 및 배리어 도체막을 패터닝함으로써 배선(39)을 형성하여, 본 실시예의 플래시 메모리를 제조한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않은 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시예에서는, 제조한 초순수를 플래시 메모리의 제조 공정 중의 반도체 기판의 세정 공정에 이용하는 경우에 대해 설명했지만, 플래시 메모리 이외의 반도체 집적 회로 장치(예를 들면 논리 LSI)의 제조 공정 중의 세정 공정에도 적용 가능하다.
도 1은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시한 주요부 단면도.
도 2는 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 3은 도 2에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 4는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조에 이용하는 초순수의 제조 시스템의 개요를 도시한 설명도.
도 5는 도 4에 도시한 초순수의 제조 시스템의 세부를 도시한 설명도.
도 6은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조에 이용하는 초순수의 제조 시스템에 포함되는 UF 장치가 갖는 UF 모듈의 설명도.
도 7은 도 6에 도시한 UF 모듈의 주요부 단면도.
도 8은 도 6에 도시한 UF 모듈을 형성하는 중공사(hollow fiber) 막의 설명도.
도 9는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조에 이용하는 초순수의 제조 시스템에 포함되는 UF 장치의 후단에 배치되는 이온 필터의 설명도.
도 10은 도 9에 도시한 이온 필터에 의한 이온 포착을 설명하는 주요부 단면도.
도 11은 도 9에 도시한 이온 필터의 일 배치예를 도시한 도면.
도 12는 도 9에 도시한 이온 필터의 일 배치예를 도시한 도면.
도 13은 도 9에 도시한 이온 필터의 일 배치예를 도시한 도면.
도 14는 도 9에 도시한 이온 필터의 일 배치예를 도시한 도면.
도 15는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조에 이용하는 초순수의 제조 시스템에 포함되는 UF 장치의 구성을 도시한 설명도.
도 16은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조에 이용하는 초순수의 제조 시스템에 포함되는 음이온 제거기 및 양이온 제거기를 설명하는 설명도.
도 17은 도 16 중에 도시한 이온 교환 수지에 의한 이온 흡착을 설명하는 설명도.
도 18은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조에 이용하는 세정 드래프트 장치의 일례의 설명도.
도 19는 도 18에 도시한 세정 드래프트 장치에 공급하는 희불산을 조합하는 희불산 조합 장치의 설명도.
도 20은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조에 이용하는 웨트 에칭 장치의 일례의 설명도.
도 21은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조에 이용하는 세정 드래프트 장치의 일례의 설명도.
도 22는 도 3에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 23은 이온화한 아민이 혼입한 초순수를 이용한 세정 공정 후에 형성된 게이트 절연막과 반도체 기판과의 계면의 형상을 설명하는 주요부 단면도.
도 24는 이온화한 아민이 포함되어 있지 않은 초순수를 이용한 세정 공정 후에 형성된 게이트 절연막과 반도체 기판과의 계면의 형상을 설명하는 주요부 단면도.
도 25는 본 발명의 일 실시예인 반도체 집적 회로 장치가 갖는 MISFET의 게이트 절연막의 내압의 측정 방법을 도시한 설명도.
도 26은 UF 장치가 갖는 UF를 신품의 것과 교환한 직후에 제조한 초순수를 이용하여 반도체 기판을 세정한 경우에 있어서, 게이트 절연막의 내압을 측정한 실험 결과를 도시한 설명도.
도 27은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조에 이용하는 초순수의 제조 시스템에 포함되는 이온 교환 수지형 음이온 제거 필터 및 이온 교환 수지형 양이온 제거 필터를 신품의 것과 교환한 직후에 제조한 초순수를 이용하여 반도체 기판을 세정한 경우에 있어서, 게이트 절연막의 내압을 측정한 실험 결과를 도시한 설명도.
도 28은 UF 장치가 갖는 UF가 장기간 사용품인 경우에 제조한 초순수를 이용하여 반도체 기판을 세정한 경우에 있어서, 게이트 절연막의 내압을 측정한 실험 결과를 도시한 설명도.
도 29는 UF 장치가 갖는 UF를 신품의 것과 교환하고, UF 장치의 후단에 복합 제거기를 배치하여 제조한 초순수를 이용하여 반도체 기판을 세정한 경우에 있어 서, 게이트 절연막의 내압을 측정한 실험 결과를 도시한 설명도.
도 30은 UF 장치가 갖는 UF를 신품의 것과 교환하여, UF 장치의 후단에 멤브레인막을 갖는 이온 필터를 배치하여 제조한 초순수를 이용하여 반도체 기판을 세정한 경우에 있어서, 게이트 절연막의 내압을 측정한 실험 결과를 나타내는 설명도.
도 31은 초순수를 이용한 세정 공정에 의해 반도체 기판에 부착하는 이온화한 아민의 량과 게이트 절연막의 불량의 유무와의 관계를 도시한 설명도.
도 32는 초순수를 이용한 반도체 기판의 세정 공정의 실시일과 게이트 절연막의 불량 발생율과의 관계를 도시한 설명도.
도 33은 도 22에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 34는 도 33에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 35는 도 34에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 36은 도 35에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 37은 도 36에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 38은 도 37에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 39는 도 38에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
도 40은 도 39에 이어지는 반도체 집적 회로 장치의 제조 공정 중의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 산화 실리콘막
3 : n형 웰
4 : p형 웰
6 : 소자 분리용 필드 절연막

Claims (10)

  1. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 웨이퍼를 준비하는 단계;
    (b) 제1 웨트 처리 장치 내에서 상기 웨이퍼의 표면을 세정하는 단계;
    (c) 상기 (b) 단계에서 세정된 상기 웨이퍼의 상기 표면 위에 터널 절연막을 형성하는 단계; 및
    (d) 상기 (c) 단계 이후, 상기 웨이퍼의 상기 표면 위에 부유 게이트 전극, 층간 용량막 및 제어 게이트 전극을 각각 형성하는 단계
    를 포함하고, 상기 (b) 단계의 세정 단계는,
    (b1) 제1 수(water)를 제1 정화 시스템에 도입하여 상기 제1 수를 정화함으로써, 상기 제1 정화 시스템으로부터 제1 순수를 배출하는 단계;
    (b2) 상기 제1 순수를, 순수 순환 시스템을 갖는 제2 정화 시스템에 도입하고, 상기 제1 순수를 정화함으로써, 상기 순수 순환 시스템 상의 제1 공급 포인트(supply point)로부터 제2 순수를 배출하는 단계; 및
    (b3) 상기 제1 웨트 처리 장치에 상기 제2 순수를 공급함으로써, 상기 (b) 단계에서 상기 웨이퍼의 상기 표면을 세정하는 단계
    에 의해 정화된 순수를 이용하여 수행되며, 상기 (b3) 단계는,
    (b3-1) 상기 제1 공급 포인트와 상기 제1 웨트 처리 장치 내의 유스 포인트(point of use) 사이에 배치된, 양이온을 적어도 제거할 수 있는 이온 필터에 상 기 제2 순수를 통과시키는 단계; 및
    (b3-2) 상기 유스 포인트에 상기 이온 필터를 통과하는 상기 제2 순수를 공급하는 단계
    의 서브-단계(sub-step)를 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 이온 필터는 멤브레인형 이온 제거 필터인 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 터널 절연막은 실리콘 산화막 환산으로 20㎚ 이하의 두께를 갖는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 터널 절연막은 실리콘 산화막 환산으로 10㎚ 이하의 두께를 갖는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 터널 절연막은 실리콘 산화막 환산으로 5㎚ 이하의 두께를 갖는 반도체 집적 회로 장치의 제조 방법.
  6. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 웨이퍼를 준비하는 단계;
    (b) 제1 웨트 처리 장치 내에서 상기 웨이퍼의 표면을 세정하는 단계;
    (c) 상기 (b) 단계에서 세정된 상기 웨이퍼의 상기 표면 위에 게이트 절연막을 형성하는 단계; 및
    (d) 상기 (c) 단계 이후, 상기 웨이퍼의 상기 표면 위에 게이트 전극을 형성하는 단계
    를 포함하고, 상기 (b) 단계의 세정 단계는,
    (b1) 제1 수(water)를 제1 정화 시스템에 도입하여 상기 제1 수를 정화함으로써, 상기 제1 정화 시스템으로부터 제1 순수를 배출하는 단계;
    (b2) 상기 제1 순수를, 순수 순환 시스템을 갖는 제2 정화 시스템에 도입하고, 상기 제1 순수를 정화함으로써, 상기 순수 순환 시스템 상의 제1 공급 포인트로부터 제2 순수를 배출하는 단계; 및
    (b3) 상기 제1 웨트 처리 장치에 상기 제2 순수를 공급함으로써, 상기 (b) 단계에서 상기 웨이퍼의 상기 표면을 세정하는 단계
    에 의해 정화된 순수를 이용하여 수행되며, 상기 (b3) 단계는,
    (b3-1) 상기 제1 공급 포인트와 상기 제1 웨트 처리 장치 내의 유스 포인트 사이에 배치된, 양이온을 적어도 제거할 수 있는 이온 필터에 상기 제2 순수를 통과시키는 단계; 및
    (b3-2) 상기 유스 포인트에 상기 이온 필터를 통과하는 상기 제2 순수를 공급하는 단계
    의 서브-단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 이온 필터는 멤브레인형 이온 제거 필터인 반도체 집적 회로 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 게이트 절연막은 실리콘 산화막 환산으로 20㎚ 이하의 두께를 갖는 반도체 집적 회로 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 게이트 절연막은 실리콘 산화막 환산으로 10㎚ 이하의 두께를 갖는 반도체 집적 회로 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 게이트 절연막은 실리콘 산화막 환산으로 5㎚ 이하의 두께를 갖는 반도체 집적 회로 장치의 제조 방법.
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