KR100870315B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 하부 금속층과 상부 금속층 간에 Si3N4 또는 SiC를 이용하여 확산 배리어층을 형성하고, 상기 상부 금속층과 대응되는 부위 내에서 식각공정을 통해 상기 확산 배리어층의 두께를 조절하여 상기 상부 금속층과 대응되는 부위에서의 상기 확산 배리어층의 목표치 정전용량을 획득함으로써, 추가적인 공정없이 효과적으로 다층 배선 간의 확산 배리어층과, MIM(Metal Insulator Metal) 구조의 캐패시터의 유전체막으로 동시에 구현이 가능한 확산 배리어층을 형성할 수 있는 반도체 소자의 제조방법을 개시한다.
The present invention relates to a method for manufacturing a semiconductor device, wherein a diffusion barrier layer is formed between a lower metal layer and an upper metal layer by using Si 3 N 4 or SiC, and the diffusion barrier is formed through an etching process in a portion corresponding to the upper metal layer. By controlling the thickness of the layer to obtain a target capacitance of the diffusion barrier layer at a portion corresponding to the upper metal layer, the dielectric of the diffusion barrier layer between the multilayer wiring and the capacitor of the metal insulator metal (MIM) structure can be effectively performed without additional processing. A method of manufacturing a semiconductor device capable of forming a diffusion barrier layer that can be simultaneously implemented as a film is disclosed.

반도체 소자, 다층 배선, 구리 배선, MIM, 캐패시터, Si3N4, SiCSemiconductor Devices, Multilayer Wiring, Copper Wiring, MIM, Capacitors, Si3N4, SiC

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device} Method for manufacturing semiconductor device             

도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다. 1A to 1H are cross-sectional views illustrating a method of manufacturing a capacitor having a multilayer wiring and a MIM structure according to a first embodiment of the present invention.

도 2는 본 발명의 제2 실시예에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.2 is a cross-sectional view illustrating a method of manufacturing a capacitor having a multilayer wiring and a MIM structure according to a second embodiment of the present invention.

도 3a 내지 도 3d는 종래 기술에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
3A to 3D are cross-sectional views illustrating a method of manufacturing a capacitor having a multilayer wiring and a MIM structure according to the prior art.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

102, 202, 302 : 반도체 기판102, 202, and 302: semiconductor substrate

104, 204, 304 : 하부 구조물층104, 204, 304: underlying structure layer

106, 206, 306 : 제1 금속층106, 206, 306: First metal layer

108, 208, 308 : 제1 층간절연막108, 208, 308: first interlayer insulating film

110, 310 : 비아홀110, 310: Via Hole

112, 312 : 트렌치112, 312: trench

114, 214, 314 : 제1 배리어 금속층 114, 214, 314: First barrier metal layer                 

116, 216, 316 : 제2 금속층116, 216, 316: second metal layer

118, 218, 318 : 구리 확산 배리어층118, 218, 318: copper diffusion barrier layer

120, 320, 226a, 226b : 제3 금속층120, 320, 226a, 226b: third metal layer

122, 222, 322 : 제 2 층간절연막122, 222, 322: second interlayer insulating film

124a, 124b, 224a, 224b, 324a, 324b : 제2 배리어 금속층124a, 124b, 224a, 224b, 324a, 324b: second barrier metal layer

126a, 126b, 326a, 326b : 제4 금속층
126a, 126b, 326a, 326b: fourth metal layer

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 효과적으로 반도체 소자의 다층 배선 및 MIM(Metal Insulator Metal) 구조의 캐패시터를 동시에 제조할 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of effectively manufacturing a multilayer wiring and a capacitor of a metal insulator metal (MIM) structure at the same time.

일반적으로, 반도체 소자 또는 전자 소자 등에 있어서는, 배선형성 기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막을 증착한 후, 이 도전체막을 통상의 포토리소그래피(Photolithography)공정 및 건식식각(Dry etching)공정을 통해 패터닝하여 배선을 형성하는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 높은 속도가 요구되는 로직(Logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄(Al) 또는 텅스텐(W) 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법 이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다. In general, in a semiconductor device or an electronic device, a conductor film such as aluminum (Al) or tungsten (W) is deposited on an insulating film as a wiring forming technique, and then the conductor film is subjected to a conventional photolithography process and a dry method. A technology of forming a wiring by patterning through a dry etching process has been established and widely used in this field. In particular, recently, among low-resistance metals such as copper (Cu) instead of aluminum (Al) or tungsten (W) as a part of reducing the RC delay centering on logic devices requiring high speed among semiconductor devices. A method of using the wiring has been studied. In RC, 'R' represents wiring resistance, and 'C' represents dielectric constant of the insulating film.

그러나, 구리(Cu)를 이용한 배선 형성공정에서는, 알루미늄(Al) 또는 텅스텐(W)에 비해 구리(Cu) 패터닝 공정이 어려워, 트렌치(Trench)를 형성한 후, 이 트렌치를 매립하여 배선을 형성하는 소위 '다마신(Damascene)' 공정을 사용하고 있다. 다마신 공정으로는, 비아홀(Via hole)을 형성하고, 비아 도전체로 다시 매립한 후, 배선용 트렌치를 형성하여 배선을 매립하는 싱글 다마신 공정(Single damascene)과, 비아홀과 배선용 트렌치를 형성한 후, 동시에 비아홀과 배선용 트렌치에 배선재료를 다시 매립하여 배선을 형성하는 듀얼 다마신 공정(Dual damascene)이 있다. However, in the wiring forming step using copper (Cu), the copper (Cu) patterning step is more difficult than that of aluminum (Al) or tungsten (W). After the trench is formed, the trench is buried to form wiring. The so-called 'Damascene' process is used. In the damascene process, a via hole is formed, refilled with a via conductor, a single damascene process for forming a wiring trench to fill the wiring, and a via hole and a trench for wiring. At the same time, there is a dual damascene process in which wiring material is again buried in via holes and wiring trenches to form wiring.

상기 듀얼 다마신 공정을 이용한 다층 배선 제조공정을 형성할 경우, 듀얼 다마신 공정을 이루는 단위공정중에서, 하부배선을 형성하기 위한 화학적기계적연마(Chemical Mechanical Polishing; CMP)공정과, 하부배선과 상부배선 간의 접촉부위를 전처리세정(Precleaning)하는 듀얼 주파수 식각공정(Dual frequence etch)을 진행할 때, 층간절연막의 표면과 듀얼 다마신 패턴(즉, 비아홀과 트렌치를 포함) 내의 측벽(Side wall)에 하부배선의 잔류물, 예컨대 하부배선을 구리(Cu)로 형성할 경우 구리 불순물(Contaminant) 등이 잔재하게 된다. 이러한, 구리 불순물은 반도체 소자의 누설전류(Leakage) 특성을 열화시킬 수 있으므로, 신뢰성 있는 반도체 소자를 제조하기 위해서는 효과적인 공정제어가 필수 불가결한 문제로 부각되고 있다. When forming a multilayer wiring manufacturing process using the dual damascene process, the chemical mechanical polishing (CMP) process to form the lower wiring in the unit process of the dual damascene process, the lower wiring and the upper wiring When performing dual frequence etch to pre-clean the contact area of the liver, the lower wiring on the surface of the interlayer insulating film and the side wall in the dual damascene pattern (i.e., including via holes and trenches) When a residue of, for example, the lower wiring is formed of copper (Cu), copper impurities (Contaminant) and the like remain. Since copper impurities may degrade the leakage current characteristics of semiconductor devices, effective process control is indispensable in order to manufacture reliable semiconductor devices.                         

더구나, 최근에는 반도체 소자의 층간절연막 들이 조밀한(Dense) SiO2 계열의 박막에서 다공질을 갖는 저유전율 박막으로 교체됨에 따라 구리 불순물에 의한 반도체 소자의 신뢰성 열화와 같은 문제들은 더욱 더 중요하게 되었다. 이에 따라 상기와 같은 문제들을 해결하기 위하여 세정공정과 확산방지막 공정이 다층 배선 제조공정에 있어서 큰 이슈(Issue)로 부각되고 있다. 이러한 사항을 반영한 일반적인, 다층 배선(Metal line)제조공정을 도 3a 내지 도 3d를 통해 간략하게 설명하기로 한다. Moreover, in recent years, as interlayer insulating films of semiconductor devices have been replaced by dense SiO 2 based thin films with porous low dielectric constant thin films, problems such as deterioration of reliability of semiconductor devices due to copper impurities become more important. Accordingly, in order to solve the above problems, the cleaning process and the diffusion barrier film process are emerging as a big issue in the multilayer wiring manufacturing process. A general, metal line manufacturing process that reflects this matter will be briefly described with reference to FIGS. 3A to 3D.

도 3a를 참조하면, 소정의 하부 구조물층(304)이 형성된 반도체 기판(302) 상에 구리, 텅스텐 또는 알루미늄의 금속을 이용하여 금속층(306)(이하, '제1 금속층'이라 함)을 형성한다. 이어서, 전체 구조 상부에 층간절연막(Inter metal dielectric; 308)(이하, '제1 층간절연막'이라 함)을 형성한 후, 듀얼 다마신 공정을 실시하여 비아홀(Via hole; 310)과, 상기 비아홀(310)보다 폭이 넓은 트렌치(Trench; 312)를 순차적으로 형성한다. Referring to FIG. 3A, a metal layer 306 (hereinafter, referred to as a “first metal layer”) is formed on a semiconductor substrate 302 on which a predetermined lower structure layer 304 is formed using a metal of copper, tungsten, or aluminum. do. Subsequently, an intermetal dielectric layer 308 (hereinafter, referred to as a 'first interlayer dielectric layer') is formed on the entire structure, followed by a dual damascene process to form a via hole 310 and the via hole. Trenchs 312 wider than 310 are sequentially formed.

도 3b를 참조하면, 전체 구조 상부에 Ti, TiN, Ta 또는 TaN으로 이루어진 배리어 금속층(Barrier metal layer; 314)(이하, '제1 배리어 금속층'이라 함)을 형성한다. 이어서, 비아홀(310)과 트렌치(312)를 매립하도록 구리 금속층(316)(이하, '제2 금속층'이라 함)을 형성한다. Referring to FIG. 3B, a barrier metal layer 314 (hereinafter, referred to as a “first barrier metal layer”) formed of Ti, TiN, Ta, or TaN is formed on the entire structure. Subsequently, a copper metal layer 316 (hereinafter referred to as a “second metal layer”) is formed to fill the via hole 310 and the trench 312.

도 3c를 참조하면, 도 3b에 도시된 제2 금속층(316)에 대해, 화학적기계적연막(CMP)공정을 실시하여 비아홀(310)과 트렌치(312)를 매립시킨다. 이어서, 전체 구조 상부에 제2 금속층(316)에 포함된 구리 원자의 확산을 방지하거나, 캐패시터의 유전체막으로 기능하기 위하여, Si3N4 또는 SiC를 600 내지 2000Å의 두께로 구리 확산 배리어층(Cu diffusion barrier layer; CDBL, 318)을 형성한다. 이어서, 전체 구조 상부에 Ti, TiN, Ta 또는 TaN를 이용하여 500 내지 3000Å의 두께로 금속층(320)(이하, '제3 금속층이라' 함)을 형성한다. Referring to FIG. 3C, the via hole 310 and the trench 312 are filled in the second metal layer 316 illustrated in FIG. 3B by performing a chemical mechanical smoke film (CMP) process. Subsequently, in order to prevent diffusion of copper atoms contained in the second metal layer 316 over the entire structure, or to function as a dielectric film of the capacitor, a copper diffusion barrier layer having a thickness of 600 to 2000 kPa of Si 3 N 4 or SiC ( Cu diffusion barrier layer; CDBL, 318. Subsequently, a metal layer 320 (hereinafter, referred to as a 'third metal layer') is formed on the entire structure by using Ti, TiN, Ta, or TaN to a thickness of 500 to 3000 GPa.

도 3d를 참조하면, 도 3c에 도시된 제3 금속층(320)에 대해, 포토리소그래피공정 및 식각공정을 순차적으로 실시하여, 캐패시터의 상부전극(Top electrode)으로 기능하도록 한다. 이로써, 캐패시터의 하부전극(Bottom electrode)으로 기능하는 제2 금속층(316)과, 캐패시터의 유전체막으로 기능하는 구리 확산 배리어층(318)과, 캐패시터의 상부전극(Top electrode)으로 기능하는 제3 금속층(320)으로 이루어진 MIM(Metal Insulator Metal) 구조의 캐패시터가 형성된다. Referring to FIG. 3D, the photolithography process and the etching process are sequentially performed on the third metal layer 320 illustrated in FIG. 3C to function as a top electrode of the capacitor. As a result, the second metal layer 316 serving as the bottom electrode of the capacitor, the copper diffusion barrier layer 318 serving as the dielectric film of the capacitor, and the third electrode serving as the top electrode of the capacitor A capacitor having a metal insulator metal (MIM) structure including the metal layer 320 is formed.

이어서, 전체 구조 상부에 층간절연막(322)(이하, '제2 층간절연막'이라 함)을 형성한 후 포토리소그래피공정과 식각공정을 순차적으로 실시하여 다수의 비아홀(미도시)을 형성한다. 이어서, 상기 비아홀의 각각의 내부면에 배리어 금속층(324a 및 324b)(이하, '제2 배리어 금속층'이라 함)을 형성한 후, 상기 각각의 비아홀을 매립하도록 구리 금속층(326a 및 326b)(이하, '제4 금속층'이라 함)을 형성한다. 여기서, 상기 제4 금속층(326a)은 캐패시터의 상부전극(Top electrode)으로 기능하는 제3 금속층(320)과 비아홀을 통해 전기적으로 접속되고, 제4 금속층(326b)는 캐패시터의 하부전극(Bottom electorde)으로 기능하는 제2 금속층(316)과 접속된다.Subsequently, an interlayer insulating layer 322 (hereinafter referred to as a “second interlayer insulating layer”) is formed over the entire structure, and a plurality of via holes (not shown) are formed by sequentially performing a photolithography process and an etching process. Subsequently, barrier metal layers 324a and 324b (hereinafter referred to as 'second barrier metal layers') are formed on respective inner surfaces of the via holes, and then copper metal layers 326a and 326b (hereinafter referred to as 'second barrier metal layers') are embedded. , 'Fourth metal layer'). Here, the fourth metal layer 326a is electrically connected to the third metal layer 320 serving as the top electrode of the capacitor through the via hole, and the fourth metal layer 326b is the bottom electorde of the capacitor. It is connected to the second metal layer 316 functioning as).

상기에서 설명한 바와 같이 종래 기술의 다층 배선 또는 MIM 구조의 캐패시터의 제조공정에서는, 구리 확산 배리어층으로 유전상수(Dielectric constant)가 7 내지 9인 Si3N4와, 4 내지 5인 SiC를 이용하여 형성함에 따라 아날로그 캐패시터(Analog capacitor)에 적용하는데는 적당하다. 그러나, 이러한 구리 확산 배리어층이 다층 배선 간의 확산 배리어층과, 캐패시터의 유전체막으로 동시에 기능하기 위해서는 한계가 있다. 예컨대, 구리 확산 배리어층이 다층 배선 간의 확산 배리어층으로 기능하기 위해서는 충분한 두께로 증착되어야만 하는데, 이와 같이 두께가 두꺼울 경우 목표치 정전용량(Capacitance)을 확보하기가 매우 어려워지게 되며, 이에 따라, 부족한 정전용량을 확보하기 위하여 캐패시터의 표면적을 증가시켜야 하기때문에 전체적인 다이 크기(Die size)가 커지게 된다.
As described above, in the manufacturing process of the capacitor of the conventional multi-layered wiring or MIM structure, Si 3 N 4 having a dielectric constant of 7 to 9 and SiC of 4 to 5 are used as the copper diffusion barrier layer. As it is formed, it is suitable for application to analog capacitors. However, such a copper diffusion barrier layer has a limitation in order to simultaneously function as a diffusion barrier layer between multilayer wirings and a dielectric film of a capacitor. For example, the copper diffusion barrier layer must be deposited to a sufficient thickness to function as a diffusion barrier layer between the multi-layer wirings. If the thickness is thick, it becomes very difficult to secure a target capacitance. Since the surface area of the capacitor must be increased to secure the capacity, the overall die size becomes large.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 효과적으로 구리 다층 배선과 MIM 구조의 캐패시터를 동시에 구현할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of effectively realizing a copper multilayer wiring and a capacitor of a MIM structure simultaneously.

또한, 본 발명은 충분한 정전용량을 확보할 수 있는 MIM 구조의 캐패시터의 제조방법을 제공하는데 다른 목적이 있다. In addition, another object of the present invention is to provide a method of manufacturing a capacitor having a MIM structure capable of securing a sufficient capacitance.                         

또한, 본 발명은 특성이 개선된 다층 배선의 제조방법을 제공하는데 또 다른 목적이 있다.
Another object of the present invention is to provide a method for manufacturing a multilayer wiring having improved characteristics.

본 발명에서는, 하부 구조물층이 형성된 반도체 기판 상에 하부전극을 형성하는 단계와, 전체 구조 상부에 유전체막을 형성하는 단계와, 상기 유전체막중 일부의 두께를 제어하고, 이를 통해 이 부위에서의 정전용량을 제어하기 위하여, 제1 식각공정을 통해 상기 유전체막의 일부를 식각하는 단계와, 전체 구조 상부에 금속층을 증착한후, 상기 제1 식각공정시 사용되는 포토 마스크를 이용한 제2 식각공정을 실시하여, 상기 단계에서 식각되는 상기 유전체막의 일부와 대응되는 부위에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. In the present invention, forming a lower electrode on the semiconductor substrate on which the lower structure layer is formed, forming a dielectric film on the entire structure, and controlling the thickness of a portion of the dielectric film, through which the capacitance at this site In order to control the etching, a portion of the dielectric film is etched through a first etching process, a metal layer is deposited on the entire structure, and a second etching process using a photomask used in the first etching process is performed. And forming an upper electrode on a portion corresponding to a portion of the dielectric layer etched in the step.

또한, 본 발명에서는 하부 구조물층이 형성된 반도체 기판 상에 제1 금속층을 형성하는 단계와, 전체 구조 상부에 제1 층간절연막을 형성하는 단계와, 상기 제1 금속층의 일부가 노출되도록, 상기 제1 층간절연막에 대하여 식각공정을 실시하여 제1 콘택홀을 형성하는 단계와, 캐패시터의 하부전극 및 배선층으로 기능하기 위하여, 상기 제1 콘택홀을 매립하도록, 전체 구조 상부에 제2 금속층을 형성하는 단계와, 상기 제2 금속층에 포함된 원자의 확산을 방지하기 위하여, 전체 구조 상부에 확산 배리어층을 형성하는 단계와, 상기 확산 배리어층의 제1 부위의 두께를 제어하고, 이를 통해 상기 제1 부위는 캐패시터의 유전체막으로 기능하도록 하고, 다른 제2 부위는 상기 제2 금속층의 배리어막으로 기능하도록 하기 위하여, 제1 식 각공정을 통해 상기 제1 부위를 식각하는 단계와, 전체 구조 상부에 제2 층간절연막을 형성한 후, 상기 제2 층간절연막에 대하여 제2 식각공정을 실시하여, 상기 제1 부위가 노출되도록 캐패시터의 상부전극용 제2 콘택홀을 형성하는 동시에, 상기 제2 부위중 일부가 노출되도록 배선층용 제3 콘택홀을 형성하는 단계와, 상기 제2 콘택홀 및 제3 콘택홀을 매립하도록, 전체 구조 상부에 금속층을 형성하여, 상기 제2 콘택홀에는 캐패시터의 상부전극을 형성하고, 상기 제3 콘택홀에는 제3 금속층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다. Also, in the present invention, forming a first metal layer on a semiconductor substrate on which a lower structure layer is formed, forming a first interlayer insulating film on an entire structure, and exposing a portion of the first metal layer to expose a portion of the first metal layer. Forming a first contact hole by performing an etching process on the interlayer insulating film, and forming a second metal layer on the entire structure to fill the first contact hole to function as a lower electrode and a wiring layer of a capacitor. And forming a diffusion barrier layer over the entire structure to prevent diffusion of atoms contained in the second metal layer, and controlling the thickness of the first portion of the diffusion barrier layer, thereby controlling the first portion. In order to function as a dielectric film of the capacitor and the other second portion to function as a barrier film of the second metal layer, the first etching process through a first etching process Etching the upper layer, forming a second interlayer insulating layer on the entire structure, and performing a second etching process on the second interlayer insulating layer to expose the first portion of the second contact for the upper electrode of the capacitor. Forming a hole and simultaneously forming a third contact hole for a wiring layer to expose a part of the second portion, and forming a metal layer on the entire structure to fill the second contact hole and the third contact hole, A method of manufacturing a semiconductor device includes forming an upper electrode of a capacitor in the second contact hole, and forming a third metal layer in the third contact hole.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, the same reference numerals refer to the same elements, and descriptions of overlapping elements will be omitted.

도 1a 내지 도 1g는 본 발명의 제1 실시예에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다. 1A to 1G are cross-sectional views illustrating a method of manufacturing a capacitor having a multilayer wiring and a MIM structure according to a first embodiment of the present invention.

도 1a를 참조하면, 소정의 하부 구조물층(104)이 형성된 반도체 기판(102) 상에 W, Al, Cu, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co(Cobalt) 또는 이들의 합금을 이용하여 금속층(106)(이하, '제1 금속층'이라 함)을 형성한다. 이때, 하부 구조물층(104)은 절연층, 도전층, 산화층, 반도체층, 트랜지스터, 이들이 적어도 2층 이상 적층된 구조 또는 소정의 구조 로 패터닝된 반도체 소자일 수도 있다. Referring to FIG. 1A, W, Al, Cu, Pt (Platinum), Pd (Palladium), Ru (Rubidium), St (Strontium), and Rh are formed on a semiconductor substrate 102 on which a predetermined lower structure layer 104 is formed. (Rhadium) and Co (Cobalt) or an alloy thereof to form a metal layer 106 (hereinafter referred to as 'first metal layer'). In this case, the lower structure layer 104 may be an insulating layer, a conductive layer, an oxide layer, a semiconductor layer, a transistor, a structure in which at least two or more layers thereof are stacked, or a semiconductor device patterned in a predetermined structure.

이어서, 전체 구조 상부에 층간절연막(Inter Metal Dielectric; IMD, 108)(이하, '제1 층간절연막'이라 함)을 형성한다. 이때, 제1 층간절연막(108)은 SOG(Spin On Glass), USG(Un-doped silicate glass), BPSG(Boron-Phosphorus Silicate glass), PSG(Phosphorus Silicate Glass) 및 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate Glass)중 어느 하나로 증착하거나, 적어도 이들이 2이상 적층된 적층구조로 증착한다. 예컨대, 후속 공정을 듀얼 다마신 공정으로 진행할 경우에는 적층구조로 형성하는 것이 바람직하며, 이 경우에, 적층구조 간에 소정의 식각배리어층을 형성하여, 후속 트렌치(112)를 형성하기 위한 식각정지층으로 기능하도록 하는 것이 바람직하다. 그런 다음에, 제1 층간절연막(108)의 상부 표면의 평탄화를 위해 블랭켓(Blanket) 또는 에치백(Etch back) 등의 평탄화공정을 실시하는 것이 바람직하다. Subsequently, an intermetal dielectric (IMD) 108 (hereinafter, referred to as a 'first interlayer dielectric') is formed on the entire structure. In this case, the first interlayer insulating layer 108 may include spin on glass (SOG), un-doped silicate glass (USG), boron-phosphosilicate glass (BPSG), phosphorus silicate glass (PSG), and plasma enhanced tetra ethyl ortho silicate (peteos). Deposition is carried out in any one of glass, or at least two or more of them are laminated in a stacked structure. For example, when the subsequent process is a dual damascene process, it is preferable to form a stacked structure. In this case, an etch stop layer for forming a subsequent trench 112 is formed by forming a predetermined etching barrier layer between the stacked structures. It is desirable to function as. Then, to planarize the upper surface of the first interlayer insulating film 108, it is preferable to perform a planarization process such as a blanket or an etch back.

이어서, 전체 구조 상부에 포토레지스트(Photoresist; 미도시)를 코팅한 후 포토 마스크(Photomask)를 이용한 노광공정 및 현상공정을 실시하여 비아홀(110)을 패터닝하기 위한 식각마스크로 기능하는 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 상기 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 제1 금속층(106)이 노출되도록 비아홀(110)을 형성한다. 그런 다음, 상기의 과정을 반복하여, 상기 비아홀(110)보다 폭이 넓은 트렌치(112)를 형성하여 듀얼 다마신 공정중 듀얼 다마신 패턴공정을 완료한다. 여기에서는, 비아홀(110)을 먼저 형성한 후 트렌치(112)를 형성하는 선(先)비아방식을 적용하였으나, 후(後)비아방식 또한, 적용 가능하다. Subsequently, after the photoresist (not shown) is coated on the entire structure, an exposure process and a development process using a photomask are performed to form a photoresist pattern serving as an etching mask for patterning the via hole 110. Not shown). Next, the via hole 110 is formed to expose the first metal layer 106 by performing an etching process using the photoresist pattern as an etching mask. Then, the above process is repeated to form a trench 112 that is wider than the via hole 110 to complete the dual damascene pattern process of the dual damascene process. Here, the pre-via method for forming the trench 112 and then forming the trench 112 is applied, but the post-via method is also applicable.

도 1b를 참조하면, 전체 구조 상부(즉, 비아홀과 트렌치의 내부면을 포함)에 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co, CoSi2 또는 이들이 적어도 2층 이상 적층된 배리어 금속층(114)(이하, '제1 배리어 금속층'이라 함)을 형성한다. 제1 배리어 금속층(114)은 후속 제2 금속층(116)에 포함된 구리 원자의 확산을 방지하는 기능을 한다. Referring to FIG. 1B, Ta, TaN, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, Co, CoSi 2 or at least two of them on top of the entire structure (ie including the inner surface of the via hole and trench) The barrier metal layer 114 (hereinafter, referred to as a “first barrier metal layer”) stacked above is formed. The first barrier metal layer 114 functions to prevent the diffusion of copper atoms contained in the subsequent second metal layer 116.

이어서, 비아홀(110)과 트렌치(112)를 매립하도록, 전체 구조 상부에 구리 금속층(116)(이하, '제2 금속층'이라 함)을 형성한다. 제2 금속층(116)은 배선으로 기능하거나, MIM 구조의 캐패시터의 하부전극으로 기능하게 된다. 이때, 제2 금속층(116)은 전기도금법(ElectroPlating; EP), 물리적기계적증착(Physical Mechanical Deposition; PVD) 또는 화학적기계적증착(Chemical Mechanical Deposition; CVD)방식으로 증착공정을 이용하여 형성한다. 또한, 제2 금속층(116)을 증착하기전에, 제2 금속층(116)의 증착을 돕기 위하여 시드층(Seed layer; 미도시)을 전체 구조 상부면에 형성하는 것이 바람직하다. Subsequently, a copper metal layer 116 (hereinafter referred to as a “second metal layer”) is formed on the entire structure to fill the via hole 110 and the trench 112. The second metal layer 116 functions as a wiring or functions as a lower electrode of the capacitor of the MIM structure. In this case, the second metal layer 116 is formed using an evaporation process by electroplating (EP), physical mechanical deposition (PVD), or chemical mechanical deposition (CVD). In addition, before depositing the second metal layer 116, it is preferable to form a seed layer (not shown) on the upper surface of the entire structure to assist the deposition of the second metal layer 116.

도 1c를 참조하면, 도 1b에 도시된 제2 금속층(116)에 대하여, 화학적기계적연마(Chemical Mechanical Polishing; CMP)공정을 실시하여 제1 층간절연막(108) 상에 형성된 제2 금속층(116)을 제거하여, 도 1a에 도시된 비아홀(110)과 트렌치(112)를 매립한다. 이때, 제1 층간절연막(108) 상에 형성된 제1 배리어 금속층(114), 또한 제거하는 것이 바람직하다. 그런 다음, 제2 금속층(116) 상에 생성 되는 자연산화막을 제거하기 위한 세정공정을 적절히 조절하여 실시할 수도 있다. Referring to FIG. 1C, the second metal layer 116 formed on the first interlayer insulating layer 108 may be subjected to a chemical mechanical polishing (CMP) process on the second metal layer 116 shown in FIG. 1B. 5, the via hole 110 and the trench 112 shown in FIG. 1A are buried. In this case, the first barrier metal layer 114 formed on the first interlayer insulating film 108 may also be removed. Then, the cleaning process for removing the natural oxide film formed on the second metal layer 116 may be appropriately adjusted.

도 1d를 참조하면, 전체 구조 상부에 제2 금속층(116)에 포함된 구리 원자의 확산을 방지하고, 후속 MIM 구조의 캐패시터의 유전체막으로 기능하기 위하여, 구리 확산 배리어층(118)을 형성한다. 이때, 구리 확산 배리어층(118)은 Si3N4 또는 SiC를 이용하며, 화학적기계적증착방식, 물리적기계적증착방식, 원자층증착(Atomic Layer Deposition; ALD)방식 또는 스퍼터링(Sputterning)방식을 이용하여 형성한다. Referring to FIG. 1D, a copper diffusion barrier layer 118 is formed to prevent diffusion of copper atoms included in the second metal layer 116 over the entire structure and to function as a dielectric film of a capacitor of a subsequent MIM structure. . In this case, the copper diffusion barrier layer 118 uses Si 3 N 4 or SiC, using a chemical mechanical deposition method, a physical mechanical deposition method, an atomic layer deposition (ALD) method or a sputtering method Form.

이어서, 구리 확산 배리어층(118)의 유전특성을 향상시키고, 배리어 특성을 향상시키기 위하여, 구리 확산 배리어층(118)에 대하여, 후속 열처리공정을 실시한다. 이때, 열처리공정으로는, NH3 가스를 이용한 플라즈마(Plasma)처리, O2 가스를 이용한 플라즈마처리 또는 O3를 이용한 어닐링(Annealing)공정을 실시한다. 예컨대, 플라즈마처리(NH3 가스 또는 O2 가스 이용)의 경우, 그 공정조건으로, 플라즈마 파워(Power)는 200 내지 3000W로 하고, 플라즈마처리시간은 10 내지 200초 동안 실시하는 것이 바람직하다. 또한, O3를 이용한 어닐링공정은 온도에 따라 1 내지 30분 동안 실시하는 것이 바람직하다. Subsequently, in order to improve the dielectric property of the copper diffusion barrier layer 118 and to improve the barrier property, a subsequent heat treatment process is performed on the copper diffusion barrier layer 118. At this time, as the heat treatment step, a plasma treatment using NH 3 gas, a plasma treatment using O 2 gas, or an annealing process using O 3 is performed. For example, in the case of plasma treatment (using NH 3 gas or O 2 gas), as the process conditions, the plasma power is preferably 200 to 3000 W, and the plasma treatment time is preferably performed for 10 to 200 seconds. In addition, the annealing process using O 3 is preferably carried out for 1 to 30 minutes depending on the temperature.

도 1e를 참조하면, 전체 구조 상부에 포토레지스트(미도시)를 코팅한 후 포토마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 후속 제3 금속층(도 1g의 '120'참조)의 프로파일(Profile)을 가지는 포토레지스트 패턴(PR)을 형성 한다. Referring to FIG. 1E, after the photoresist (not shown) is coated on the entire structure, an exposure process and a development process using a photomask are sequentially performed to produce a profile of a subsequent third metal layer (see '120' in FIG. 1G). A photoresist pattern PR having a profile) is formed.

이어서, 상기 포토레지스트 패턴(PR)을 이용한 식각공정을 실시하여, 구리 확산 배리어층(118)의 일부(즉, 제3 금속층의 프로파일만큼)를 식각해 낸다. 이때, 식각타겟은, 목표치 정전용량(즉, 0.1×10-15F/㎛2 내지 5×10-15F/㎛2)에 따라 적절하게 고려되어져야 한다. 예컨대, 상기 목표치 정전용량을 구현하기 위하여, 구리 확산 배리어층(118)을 Si3N4 로 형성할 경우에 식각타겟은 100 내지 700Å의 두께로 하고, SiC로 형성할 경우에 식각타겟은 100 내지 500Å의 두께로 하는 것이 바람직하다. 또한, 식각공정은, 에치백(Etchback) 공정으로 실시하되, 건식방식 또는 습식방식 모두 적용가능하며, 습식방식을 이용할 경우에 식각용액으로는 인산(H3PO4)을 이용하는 것이 바람직하다. 그런 다음, 상기 포토레지스트 패턴(PR)은 스트립공정을 실시하여 제거한다. Subsequently, an etching process using the photoresist pattern PR is performed to etch a part of the copper diffusion barrier layer 118 (that is, the profile of the third metal layer). In this case, the etching target should be properly considered according to the target capacitance (that is, 0.1 × 10 -15 F / μm 2 to 5 × 10 -15 F / μm 2 ). For example, in order to realize the target capacitance, when the copper diffusion barrier layer 118 is formed of Si 3 N 4 , the etching target has a thickness of 100 to 700 μm, and when the silicon diffusion barrier layer 118 is formed of SiC, the etching target is 100 to It is preferable to set it as thickness of 500 kPa. In addition, the etching process may be performed by an etchback process, and both dry and wet methods may be applied. When the wet method is used, phosphoric acid (H 3 PO 4 ) is preferably used as an etching solution. Then, the photoresist pattern PR is removed by performing a strip process.

도 1f를 참조하면, 전체 구조 상부에, Cu, W, Al, Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co, CoSi2 또는 이들이 적어도 2층 이상 적층된 적층구조로 금속층(120)(이하, '제3 금속층'이라 함)을 형성한다. 제3 금속층(120)은 배선으로 기능하거나, MIM 구조의 캐패시터의 상부전극(Top electrode)으로 기능한다. 이때, 제3 금속층(120)은 전기도금법, 물리적기계적증착 또는 화학적기계적증착방식의 증착공정으로 형성한다. Referring to FIG. 1F, a stacked structure in which Cu, W, Al, Ta, TaN, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, Co, CoSi 2 or at least two or more of these layers are stacked on the entire structure. The metal layer 120 (hereinafter, referred to as a 'third metal layer') is formed. The third metal layer 120 functions as a wiring or a top electrode of a capacitor of a MIM structure. In this case, the third metal layer 120 is formed by an electroplating method, a physical mechanical deposition or a chemical mechanical deposition deposition process.

도 1g를 참조하면, 전체 구조 상부에 포토레지스트(미도시)를 코팅한 후 포토마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패 턴(PR)을 형성한다. 그런 다음, 상기 포토레지스트 패턴(PR)을 이용한 식각공정을 실시하여, 도 1e에서 실시되는 식각공정에 의해 식각되는 구리 확산 배리어층(118)의 식각프로파일에 대응되는 제3 금속층(120)을 형성한다. 그런 다음, 상기 포토레지스트 패턴(PR)은 스트립공정을 실시하여 제거한다. 이로써, 도시된 'A'부위에서 MIM 구조의 캐패시터가 형성된다. Referring to FIG. 1G, after the photoresist (not shown) is coated on the entire structure, an exposure process and a development process using a photomask are sequentially performed to form a photoresist pattern PR. Then, an etching process using the photoresist pattern PR is performed to form a third metal layer 120 corresponding to an etching profile of the copper diffusion barrier layer 118 etched by the etching process of FIG. 1E. do. Then, the photoresist pattern PR is removed by performing a strip process. Thus, the capacitor of the MIM structure is formed at the 'A' portion shown.

도 1h를 참조하면, 전체 구조 상부에 층간절연막(122)(이하, '제2 층간절연막'이라 함)을 형성한다. 이때, 제2 층간절연막(122)은 SOG, USG, BPSG, PSG, PETEOS 및 IPO중 어느 하나로 증착하거나, 적어도 이들이 2이상 적층된 적층구조로 증착한다. Referring to FIG. 1H, an interlayer insulating film 122 (hereinafter, referred to as a 'second interlayer insulating film') is formed on the entire structure. In this case, the second interlayer insulating film 122 is deposited by any one of SOG, USG, BPSG, PSG, PETEOS, and IPO, or at least two or more of them are stacked in a stacked structure.

이어서, 전체 구조 상부에 포토레지스트(미도시)를 코팅한 후 포토마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 제2 층간절연막(122)에 대해 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여, 서로 다른 부위에서 제3 금속층(120)과 제2 금속층(116)이 각각 노출되도록 적어도 2개의 콘택홀들(또는, 비아홀; 미도시)을 형성한다. 이때, 하나의 콘택홀을 통해 제3 금속층(120)이 노출되고, 다른 하나의 콘택홀을 통해 제2 금속층(116)이 노출된다. Subsequently, after the photoresist (not shown) is coated on the entire structure, an exposure process and a development process using a photomask are sequentially performed to form a photoresist pattern (not shown). Next, an etching process using the photoresist pattern is performed on the second interlayer insulating layer 122 to expose at least two contact holes so that the third metal layer 120 and the second metal layer 116 are exposed at different portions. Or via holes (not shown). In this case, the third metal layer 120 is exposed through one contact hole, and the second metal layer 116 is exposed through the other contact hole.

이어서, 상기 콘택홀들, 각각의 내부면에 배리어 금속층(124a 및 124b)(이하, '제2 배리어 금속층'이라 함)을 형성한다. 이때, 제2 배리어 금속층(124a 및 124b) 각각은, Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co, CoSi2 또는 이들이 적어도 2층 이상 적층된 적층구조로 형성한다. Subsequently, barrier metal layers 124a and 124b (hereinafter referred to as 'second barrier metal layers') are formed in the inner surfaces of the contact holes. At this time, each of the second barrier metal layers 124a and 124b is formed of a stacked structure in which Ta, TaN, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, Co, CoSi 2 or at least two or more of these layers are stacked. .

이어서, 각각의 콘택홀을 매립하도록 구리 금속층(126a 및 126b)(이하, '제4 금속층'이라 함)을 형성한다. 여기서, 상기 제4 금속층(126a)은 캐패시터의 상부전극(Top electrode)으로 기능하는 제3 금속층(120)과 콘택홀을 통해 전기적으로 접속되고, 제4 금속층(126b)는 캐패시터의 하부전극(Bottom electorde)으로 기능하는 제2 금속층(116)과 접속된다. 이후의 공정은 일반적인 기술과 동일함에 따라 그 설명의 편의를 위해 생략하기로 한다. Subsequently, copper metal layers 126a and 126b (hereinafter referred to as 'fourth metal layers') are formed to fill the respective contact holes. Here, the fourth metal layer 126a is electrically connected to the third metal layer 120 serving as the top electrode of the capacitor through the contact hole, and the fourth metal layer 126b is the bottom electrode of the capacitor. It is connected to the second metal layer 116 functioning as an electorde. Since the subsequent steps are the same as in the general description, they will be omitted for the convenience of description.

한편, 본 발명에서는, 제2 실시예로, 도 1f에 도시된 바와 같이 구리 확산 배리어층(118)의 일부를 식각한 후 그 상부에 제3 금속층(120)을 형성하지 않고(즉, 제3 금속층 공정을 스킵), 후속 공정으로 도 1h에 설명한 공정을 실시할 수도 있다. 이하에서는 이에 대하여 구체적으로 설명하기로 한다. 단, 그 설명의 편의를 위해 구리 확산층 배리어층의 일부를 식각하기 위한 식각공정전까지의 공정은 생략하였다. Meanwhile, in the present invention, as shown in FIG. 1F, after etching a part of the copper diffusion barrier layer 118, the third metal layer 120 is not formed thereon (that is, the third embodiment). The metal layer process may be skipped), and the process described in FIG. 1H may be performed as a subsequent process. This will be described in detail below. However, for convenience of description, the steps up to the etching process for etching a part of the copper diffusion layer barrier layer are omitted.

도 2는 본 발명의 제2 실시예에 따른 다층 배선 및 MIM 구조의 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도로서, 특히 도 1f에 도시한 공정 이후의 공정을 설명하기 위하여 도시한 단면도이다. 여기서, '202'는 반도체 기판, '204'는 하부 구조물층, '206'은 제1 금속층, '208'은 제1 층간절연막, '214'는 제1 배리어 금속층, '216'은 제2 금속층을 나타낸다. FIG. 2 is a cross-sectional view illustrating a method of manufacturing a capacitor having a multi-layered wiring and a MIM structure according to a second embodiment of the present invention. In particular, FIG. 2 is a cross-sectional view illustrating a process after the process shown in FIG. 1F. Here, '202' is a semiconductor substrate, '204' is a lower structure layer, '206' is a first metal layer, '208' is a first interlayer insulating film, '214' is a first barrier metal layer, and '216' is a second metal layer. Indicates.

도 2를 참조하면, 구리 확산 배리어층(218)의 일부를 식각한 후, 전체 구조 상부에 제2 층간절연막(222)을 형성한다. 이때, 제2 층간절연막(222)은 SOG, USG, BPSG, PSG, PETEOS 및 IPO중 어느 하나로 증착하거나, 적어도 이들이 2이상 적층된 적층구조로 증착한다. Referring to FIG. 2, after etching a portion of the copper diffusion barrier layer 218, a second interlayer insulating layer 222 is formed on the entire structure. In this case, the second interlayer insulating film 222 may be deposited using any one of SOG, USG, BPSG, PSG, PETEOS, and IPO, or at least two or more of them in a stacked structure in which two or more of them are stacked.

이어서, 전체 구조 상부에 포토레지스트(미도시)를 코팅한 후 포토마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 제2 층간절연막(222)에 대해 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여, 서로 다른 부위에서 구리 확산 배리어층(218)과 제2 금속층(216)이 각각 노출되도록 적어도 2개의 콘택홀들(또는, 비아홀; 미도시)을 형성한다. 이때, 하나의 콘택홀을 통해 구리 확산 배리어층(218)이 노출되고, 다른 하나의 콘택홀을 통해 제2 금속층(216)이 노출된다. Subsequently, after the photoresist (not shown) is coated on the entire structure, an exposure process and a development process using a photomask are sequentially performed to form a photoresist pattern (not shown). Then, an etching process using the photoresist pattern is performed on the second interlayer insulating layer 222 to expose at least two contacts such that the copper diffusion barrier layer 218 and the second metal layer 216 are exposed at different portions. Form holes (or via holes; not shown). At this time, the copper diffusion barrier layer 218 is exposed through one contact hole, and the second metal layer 216 is exposed through the other contact hole.

이어서, 상기 콘택홀들, 각각의 내부면에 제2 배리어 금속층(224a 및 224b)(이하, '제2 배리어 금속층'이라 함)을 형성한다. 이때, 제2 배리어 금속층(24a 및 224b) 각각은, Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co, CoSi2 또는 이들이 적어도 2층 이상 적층된 적층구조로 형성한다. Subsequently, second barrier metal layers 224a and 224b (hereinafter, referred to as 'second barrier metal layers') are formed in the inner surfaces of the contact holes. At this time, each of the second barrier metal layers 24a and 224b is formed of a stacked structure in which Ta, TaN, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, Co, CoSi 2 or at least two or more of these layers are stacked. .

이어서, 각각의 콘택홀을 매립하도록 제3 금속층(226a 및 226b)을 형성한다. 여기서, 상기 제3 금속층(226a)은 캐패시터의 상부전극(Top electrode)으로 기능하는 구리 확산 배리어층(218)과 콘택홀을 통해 전기적으로 접속되고, 제3 금속층(226b)는 캐패시터의 하부전극(Bottom electorde)으로 기능하는 제2 금속층(216)과 접속된다. 이후의 공정은 일반적인 기술과 동일함에 따라 그 설명의 편의를 위해 생략하기로 한다. Next, third metal layers 226a and 226b are formed to fill the respective contact holes. Here, the third metal layer 226a is electrically connected to the copper diffusion barrier layer 218 serving as a top electrode of the capacitor through the contact hole, and the third metal layer 226b is connected to the lower electrode of the capacitor. And a second metal layer 216 functioning as a bottom electorde. Since the subsequent steps are the same as in the general description, they will be omitted for the convenience of description.                     

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention described above has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상 설명한 바와 같이, 본 발명에서는, 하부 금속층과 상부 금속층 간에 Si3N4 또는 SiC를 이용하여 구리 확산 배리어층을 형성하고, 상기 상부 금속층과 대응되는 부위 내에서 식각공정을 통해 상기 구리 확산 배리어층의 두께를 조절하여 상기 상부 금속층과 대응되는 부위에서의 상기 구리 확산 배리어층의 목표치 정전용량을 획득함으로써, 추가적인 공정없이 효과적으로 구리 다층 배선 간의 구리 확산 배리어층과, MIM(Metal Insulator Metal) 구조의 캐패시터의 유전체막으로 동시에 구현할 수 있다. As described above, in the present invention, a copper diffusion barrier layer is formed between the lower metal layer and the upper metal layer by using Si 3 N 4 or SiC, and the copper diffusion barrier layer is formed through an etching process in a portion corresponding to the upper metal layer. By adjusting the thickness of the capacitor to obtain a target capacitance of the copper diffusion barrier layer in the portion corresponding to the upper metal layer, the copper diffusion barrier layer between the multilayered copper wiring and the capacitor of the metal insulator metal (MIM) structure effectively without further processing The dielectric film can be implemented simultaneously.

또한, 본 발명에서는, 상부 금속층 프로파일 마스크를 이용한 식각공정을 실시하여 구리 확산 배리어층을 식각함으로써, 추가적인 마스크 제작 비용없이 공정을 진행할 수 있다. In addition, in the present invention, by performing an etching process using the upper metal layer profile mask to etch the copper diffusion barrier layer, the process can be carried out without additional mask fabrication cost.

또한, 본 발명에서는, 상기 식각공정시, 단순히 식각시간만을 조절하여 목표치 정전용량을 얻을 수 있어, 추가적인 공정 개발이 필요 없다.In addition, in the present invention, the target value capacitance can be obtained by simply adjusting the etching time during the etching process, so that no further process development is necessary.

Claims (11)

(a) 하부 구조물층이 형성된 반도체 기판 상에 하부전극을 형성하는 단계;(a) forming a lower electrode on the semiconductor substrate on which the lower structure layer is formed; (b) 전체 구조 상부에 유전체막을 형성하는 단계;(b) forming a dielectric film over the entire structure; (c) 상기 유전체막중 일부의 두께를 제어하고, 이를 통해 이 부위에서의 정전용량을 제어하기 위하여, 제1 식각공정을 통해 상기 유전체막의 일부를 식각하는 단계; 및 (c) etching a portion of the dielectric film through a first etching process to control the thickness of the portion of the dielectric film and thereby control the capacitance at the portion; And (d) 전체 구조 상부에 금속층을 증착한후, 상기 제1 식각공정시 사용되는 포토 마스크를 이용한 제2 식각공정을 실시하여, 상기 (c)단계에서 식각되는 상기 유전체막의 일부와 대응되는 부위에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. (d) depositing a metal layer on the entire structure, and then performing a second etching process using a photo mask used in the first etching process, and then applying a portion of the dielectric film to be etched in step (c). A method of manufacturing a semiconductor device comprising the step of forming an upper electrode. 제 1 항에 있어서, The method of claim 1, 상기 유전체막은, Si3N4 또는 SiC로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The dielectric film is a semiconductor device manufacturing method, characterized in that formed of Si 3 N 4 or SiC. 제 1 항에 있어서, The method of claim 1, 상기 제1 식각공정은, 상기 포토마스크를 이용한 포토리소그래피 공정과, 건식방식 또는 습식방식의 에치백공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. The first etching process includes a photolithography process using the photomask, and a dry method or a wet process etching back process. 제 1 항에 있어서, The method of claim 1, 상기 제1 식각공정의 식각타겟은, 상기 유전체막을 Si3N4 로 형성할 경우에, 100 내지 700Å의 두께로 하고, The etching target of the first etching step is, when the dielectric film is formed of Si 3 N 4 , a thickness of 100 to 700 kPa, 상기 유전체막을 SiC로 형성할 경우에, 100 내지 500Å의 두께로 하는 것을 특징으로 하는 반도체 소자의 제조방법. When the dielectric film is formed of SiC, the semiconductor device manufacturing method is characterized by having a thickness of 100 to 500 kPa. 제 1 항에 있어서, The method of claim 1, 상기 정전용량은, 0.1×10-15F/㎛2 내지 5×10-15F/㎛2인 것을 특징으로 하는 반도체 소자의 제조방법. The capacitance is a method of manufacturing a semiconductor device, characterized in that 0.1 × 10 -15 F / 탆 2 to 5 × 10 -15 F / 탆 2 . (a) 하부 구조물층이 형성된 반도체 기판 상에 제1 금속층을 형성하는 단계;(a) forming a first metal layer on the semiconductor substrate on which the lower structure layer is formed; (b) 전체 구조 상부에 제1 층간절연막을 형성하는 단계;(b) forming a first interlayer insulating film over the entire structure; (c) 상기 제1 금속층의 일부가 노출되도록, 상기 제1 층간절연막에 대하여 식각공정을 실시하여 제1 콘택홀을 형성하는 단계;(c) forming a first contact hole by performing an etching process on the first interlayer insulating layer so that a portion of the first metal layer is exposed; (d) 캐패시터의 하부전극 및 배선층으로 기능하기 위하여, 상기 제1 콘택홀을 매립하도록, 전체 구조 상부에 제2 금속층을 형성하는 단계;(d) forming a second metal layer over the entire structure to fill the first contact hole so as to function as a lower electrode and a wiring layer of the capacitor; (e) 상기 제2 금속층에 포함된 원자의 확산을 방지하기 위하여, 전체 구조 상부에 확산 배리어층을 형성하는 단계;(e) forming a diffusion barrier layer over the entire structure to prevent diffusion of atoms contained in the second metal layer; (f) 상기 확산 배리어층의 제1 부위의 두께를 제어하고, 이를 통해 상기 제1 부위는 캐패시터의 유전체막으로 기능하도록 하고, 다른 제2 부위는 상기 제2 금속층의 배리어막으로 기능하도록 하기 위하여, 제1 식각공정을 통해 상기 제1 부위를 식각하는 단계;(f) to control the thickness of the first portion of the diffusion barrier layer, thereby allowing the first portion to function as the dielectric film of the capacitor and the other second portion to function as the barrier film of the second metal layer Etching the first portion through a first etching process; (g) 전체 구조 상부에 제2 층간절연막을 형성한 후, 상기 제2 층간절연막에 대하여 제2 식각공정을 실시하여, 상기 제1 부위가 노출되도록 캐패시터의 상부전극용 제2 콘택홀을 형성하는 동시에, 상기 제2 부위중 일부가 노출되도록 배선층용 제3 콘택홀을 형성하는 단계; 및 (g) forming a second contact hole for the upper electrode of the capacitor to expose the first portion by performing a second etching process on the second interlayer insulating film after forming the second interlayer insulating film over the entire structure. At the same time, forming a third contact hole for a wiring layer to expose a portion of the second portion; And (h) 상기 제2 콘택홀 및 제3 콘택홀을 매립하도록, 전체 구조 상부에 금속층을 형성하여, 상기 제2 콘택홀에는 캐패시터의 상부전극을 형성하고, 상기 제3 콘택홀에는 제3 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. (h) forming a metal layer over the entire structure to fill the second contact hole and the third contact hole, forming an upper electrode of a capacitor in the second contact hole, and forming a third metal layer in the third contact hole. A method of manufacturing a semiconductor device comprising the step of forming. 제 1 항에 있어서, The method of claim 1, 상기 유전체막은, Si3N4 또는 SiC로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The dielectric film is a semiconductor device manufacturing method, characterized in that formed of Si 3 N 4 or SiC. 제 1 항에 있어서, The method of claim 1, 상기 제1 식각공정은, 에치백공정으로, 건식방식 또는 습식방식을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법. The first etching process is a etch back process, using a dry method or a wet method of manufacturing a semiconductor device. 제 1 항에 있어서, The method of claim 1, 상기 제1 식각공정의 식각타겟은, 상기 유전체막을 Si3N4 로 형성할 경우에, 100 내지 700Å의 두께로 하고, The etching target of the first etching step is, when the dielectric film is formed of Si 3 N 4 , a thickness of 100 to 700 kPa, 상기 유전체막을 SiC로 형성할 경우에, 100 내지 500Å의 두께로 하는 것을 특징으로 하는 반도체 소자의 제조방법. When the dielectric film is formed of SiC, the semiconductor device manufacturing method is characterized by having a thickness of 100 to 500 kPa. 제 1 항에 있어서, The method of claim 1, 상기 캐패시터의 유전체막은, 정전용량이 0.1×10-15F/㎛2 내지 5×10-15F/㎛2인 것을 특징으로 하는 반도체 소자의 제조방법. The dielectric film of the capacitor has a capacitance of 0.1 × 10 -15 F / 탆 2 to 5 × 10 -15 F / 탆 2 The manufacturing method of a semiconductor device. 제 6 항에 있어서, The method of claim 6, 상기 (e)단계후, 상기 확산 배리어층의 유전특성을 향상시키고, 배리어 특성을 향상시키기 위하여, After the step (e), to improve the dielectric properties of the diffusion barrier layer, and to improve the barrier properties, 상기 확산 배리어층에 대하여, NH3 가스를 이용한 플라즈마처리, O2 가스를 이용한 플라즈마처리 또는 O3를 이용한 어닐링공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And performing a plasma treatment using NH 3 gas, a plasma treatment using O 2 gas, or an annealing process using O 3 with respect to the diffusion barrier layer.
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