JP2009158962A - 半導体パッケージ及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基材と、該半導体基材の一方の面側に配置された機能素子及び該機能素子に第1の配線を介して電気的に接続されたパッドと、該パッドと電気的に接続され前記半導体基材の一方の面から他方の面に至る微細な孔内に絶縁膜Aを介して第1の導電体を充填してなる貫通電極とを少なくとも備えてなる第1の基板、及び前記機能素子の周囲に配置された封止材を用いて前記第1の基板の一方の面と接合されてなる第2の基板からなる半導体パッケージであって、前記絶縁膜Aは、前記半導体基材の他方の面に配置される絶縁膜B、前記半導体基材の外側面に配置される絶縁膜C及び前記封止材の外側面に配置される絶縁膜Dと連結して形成した半導体パッケージとした。さらに前記絶縁膜の外側を導電体で二重に覆ったものとすればなお良い。
【選択図】図1
Description
図に示す半導体パッケージ40は、半導体基板41、貫通電極45b、封止材47及びキャップ基板46から構成されている。半導体基板41の上には集光効率を向上させるためのマイクロレンズ44bを備えた受光素子44aが形成されていて、配線44c及び貫通電極45bを通して半導体パッケージ40の外部に通じている。
ガラス板などの光透過性保護部材46は、受光センサー44a及びマイクロレンズ44bには触れないように間隙を保って、封止材47を介して半導体基板41の上に接着固定されている。また封止材47は、受光センサー44aの周囲を切れ目なく囲い、かつ、受光センサー44aを覆わず、そして保護部材46が受光センサー44a及びマイクロレンズ44bに接しないように、塗布後硬化させている。この封止材47は前述のように光透過性保護部材46を固定して、受光センサー44aやマイクロレンズ44bを機械的に保護すると共に、受光センサー44aやマイク4レンズ44bを周囲の雰囲気から遮断する機能も持つ。
先ず半導体基板41に、受光センサー44a、図示省略の受光センサー44a用の駆動回路や出力の処理回路、配線回路44cなどを通常の半導体形成手段により形成する。
次に、半導体基板41の配線回路部に非貫通の深孔を異方性エッチングなどにより穿ち、深孔内面に図示省略の絶縁層と、配線回路部44cに接続する導電層からなる貫通電極45bを堆積する。
次いで、個々の受光センサー44aの周囲を切れ目なく囲み、かつ、これを覆わないように封止材47をスクリーン印刷法、ディスペンス法などの手段により半導体基板の片方の面に塗布する。
次に、半導体基板とほぼ同じ平面寸法を有する光透過性保護部材46を圧着し、封止材47に熱や紫外線などを作用させて封止材47を硬化させる。
次いで、半導体基板41の裏面側から先に形成した貫通電極45bが露出するまでエッチングを行う。
最後に、所定の寸法にダイシングして多数の半導体パッケージ40を取得する。
本発明は、素子の安定した動作と長寿命を確保するために、高性能の気密性や耐湿性、あるいは耐薬品性を具備した半導体パッケージ構造を得ることを一つの目的とする。
本発明のもう一つの目的は、このような気密性や耐湿性、あるいは耐薬品性を具備した半導体パッケージ構造を、大幅な工程増加を来すことなく得るための製造方法を提供することにある。
このような構造の半導体パッケージとすれば、パッケージ側面に封止材が露出することがなく、遮蔽効果の高い絶縁物で覆われているので気密性、耐湿性、あるいは耐薬品性等が向上したものとなる。
また、前記パッケージ外側面の絶縁膜の表面を、さらに導電体で被覆したものとすることができる。
各絶縁膜を一体化することにより、絶縁性能が高まる利点がある。また、導電体で被覆することにより、気密性、耐湿性、あるいは耐薬品性等が一層向上したものとなる。
このような製造方法とすれば、貫通電極形成工程を利用して絶縁物層も形成できるので工程数の増加は少なく、その上優れた気密性、耐湿性、あるいは耐薬品性を有する半導体パッケージを得ることができる。
この方法によっても貫通電極形成工程を利用して絶縁物層及び導電体層が同時に形成できるので工程数の増加は少なく、その上一層優れた気密性、耐湿性、あるいは耐薬品性を有する半導体パッケージを得ることができる。
また、本発明の半導体パッケージの製造方法によれば、貫通電極形成工程を利用して絶縁物層や導電体も形成できるので工程数の増加は少なく、その上優れた特性の半導体パッケージを得ることができる点でまことに有用である。
図1に、本発明の第1の実施形態に係わる半導体パッケージの断面構造を示す。本発明の第1の実施形態に係わる半導体パッケージ1は、機能素子12が形成された第1の基板10とキャップ基板をなす第2の基板20とが封止材30を用いて接合されて構成されている。
第1の基板10は、一方の表面に機能素子12と、これに接続する第1の配線13及びパッド14が形成され、他方の表面と該パッド14を電気的に接続する貫通電極15を備えた半導体基板11からなっている。貫通電極15は半導体基板11の表裏両面を貫通する微細孔16の内面に、絶縁膜A17aを介して第1の導電体18を充填して構成されている。
絶縁膜17は一体に形成されている必要はなく、例えば前記絶縁膜A17a、絶縁膜C17c及び絶縁膜D17dは、プラズマCVDを使用して窒化膜で形成し、絶縁膜B17bは熱酸化法を使用した酸化膜で形成することができる。
あるいはまた、絶縁膜17全体をプラズマCVDを使用して窒化膜や酸化膜で一体形成した後、RIEなどによる微細孔底面の絶縁膜除去工程においてオーバーエッチングするなどの方法により前記絶縁膜A17a、絶縁膜C17c及び絶縁膜D17dを残して絶縁膜B17bの部分を除去し、ポリアミド樹脂やポリイミド樹脂等の合成樹脂などを使用してあらためて絶縁膜B17bを形成することもできる。
すなわち、本発明の半導体パッケージにおいては、図1に示す絶縁膜A17a、絶縁膜B17b、絶縁膜C17c及び絶縁膜D17dを具備していれば良いことになる。
本発明の半導体パッケージ1の外周は、第2の基板20の表面と貫通電極15の端面を除いた側面と底面が絶縁膜17で被覆されてるので、気密性や耐湿性、あるいは耐薬品性に優れた半導体パッケージとなり、封止材30も絶縁膜17dで被覆されてるので、接合部界面から大気中の湿分が侵入することもなく、機能素子が完全に保護されるので動作が安定し、また寿命も格段に長くなる。
図2に、本発明の第2の実施形態に係わる半導体パッケージ2の断面構造を示す。本発明の第2の実施形態に係わる半導体パッケージ2は、内部の構造は第1の実施形態に係わる半導体パッケージ1と同様である。すなわち、機能素子12が形成された第1の基板10とキャップ基板をなす第2の基板20とが封止材30を用いて接合して構成されていて、第1の基板10は、一方の表面に機能素子12と、これに接続する第1の配線13及びパッド14が形成され、他方の表面と該パッド14を電気的に接続する貫通電極15を備えた半導体基板11からなっている。貫通電極15は半導体基板11の表裏両面を貫通する微細孔16の内面に、絶縁膜A17aを介して第1の導電体18を充填して構成されている。この絶縁膜A17aは、半導体基板11の他の面に形成された絶縁膜B17b、半導体基板11の側面に形成された絶縁膜C17c、及び半導体パッケージ1の封止材30の側面に形成された絶縁膜D17dと連結して一体に形成されている。
第2の実施形態に係わる半導体パッケージ2では、前記半導体基板11の側面に形成された絶縁膜C17c及び封止材30の側面に形成された絶縁膜D17dの表面を、さらに第2の導電体19で被覆してある。
半導体パッケージの側面が絶縁膜に加えて導電体で二重に被覆してあるので、シール機能はさらに強固となり、機能素子が完全に保護されて動作が安定し、また寿命も一層長くなる。
図3及び図4は、本発明の半導体パッケージの製造方法を示す断面工程図である。
まず、シリコン等の半導体基板11の表面に、例えば光デバイス等の所望の機能素子12や接続に必要な第1の配線13及びパッド14を通常の半導体製造プロセスを利用して形成し、第1の基板10を形成する。
第1の配線13及びパッド14としては、例えばアルミニウム(Al)や銅(Cu)、アルミニウム−シリコン(Al−Si)合金、アルミニウム−シリコン−銅(Al−Si−Cu)合金等の導電性に優れる材料が好適に用いられるが、これらの材料は酸化されやすい性質を有している。
封止材30層を形成するには、例えば液状樹脂を使用して印刷法により所定位置に塗布したり、ドライフィルムを貼り付けてこれをフォトリソグラフィー技術により所定位置のみ残してパターニングする方法等が利用できる。
マスク5としては例えばUV硬化型樹脂やポリイミド系感光性樹脂等を使用し、フォトリソグラフィーにより所定位置に開口部5a,5bを設ける。ここで開口部5aは配線構造を形成するための微細孔16を搾孔するためのものであり、パッド14に対応する位置に例えば円形の小孔として形成する。一方、開口部5bは機能素子12を保護するためのものであり、機能素子12を中心にして第1の配線13とパッド14を取り囲むようにして形成する。
微細孔16は円形に限定されず、パッド14との接触面積が確保できるような大きさであれば如何なる大きさでもよく、その形状は楕円形、四角形、三角形、矩形など如何なる形状でもよい。
さらに、微細孔16を形成する方法も、DRIE法に限定されず、水酸化カリウム(KOH)水溶液などによるウェットエッチング法を用いても構わない。
ここで、あらかじめ封止材30にスクライブラインを設けておけば、この工程を省略することもできる。
この方法によれば、図1及び図2に示す絶縁膜A17a、絶縁膜B17b、絶縁膜C17c及び絶縁膜D17dを一体に形成することができる。
また、SiO2 をエッチングする場合には、四フッ化炭素(CF4 )を用いたReactive Ion Etching(RIE) 法を用いることができる。
導電体としては、電気の良導体であれば特に制限は無く、例えば電気抵抗が低い銅、アルミニウム、ニッケル、クロム、銀、錫等の他に、Au−Sn、Sn−Pb等の合金、あるいはSn基、Pb基、Au基、In基、A)基などのはんだ合金等の金属が利用できる。金属を使用すれば第2の導電体として使用する場合にも、使用環境に合った金属を使用すれば、遮蔽効果の優れたものとなる。
半導体パッケージ1の外周は、第2の基板20の表面と貫通電極15の端面を除いた側面と底面が絶縁膜17で被覆されてるので、気密性や耐湿性、あるいは耐薬品性に優れた半導体パッケージとなり、封止材30も絶縁膜17dで被覆されてるので、接合部界面から大気中の湿分が侵入することもなく、機能素子が完全に保護されるので動作が安定し、また寿命も格段に長くなる
半導体パッケージ2は、半導体基板11の側面に形成された絶縁膜C17c及び封止材30の側面に形成された絶縁膜D17dの表面が、さらに第2の導電体19で被覆してある。
半導体パッケージの側面が絶縁膜に加えて金属の導電体で二重に被覆してあるので、シール機能はさらに強固となり、機能素子が完全に保護されて動作が安定し、また寿命も一層長くなる。
Claims (5)
- 半導体基材と、該半導体基材の一方の面側に配置された機能素子及び該機能素子に第1の配線を介して電気的に接続されたパッドと、該パッドと電気的に接続され前記半導体基材の一方の面から他方の面に至る微細孔内に絶縁膜Aを介して第1の導電体を形成してなる貫通電極とを少なくとも備えてなる第1の基板、及び前記機能素子の周囲に配置された封止材を用いて前記第1の基板の一方の面と接合されてなる第2の基板からなる半導体パッケージであって、前記絶縁膜Aは、前記半導体基材の他方の面に配置される絶縁膜B、前記半導体基材の外側面に配置される絶縁膜C及び前記封止材の外側面に配置される絶縁膜Dとを具備してなることを特徴とする半導体パッケージ。
- 前記絶縁膜Aは、前記半導体基材の他方の面に配置される絶縁膜B、前記半導体基材の外側面に配置される絶縁膜C及び前記封止材の外側面に配置される絶縁膜Dと一体化されていることを特徴とする請求項1に記載の半導体パッケージ。
- 前記絶縁膜C及び前記絶縁膜Dは、さらに第1の導電体と同じ部材からなる第2の導電体で被覆されていることを特徴とする請求項1または請求項2に記載の半導体パッケージ。
- 半導体基材の一面に機能素子、第1の配線及びパッドを設けてなる第1の基板に対して、第2の基板を機能素子が内側になるようにして封止材を用いて接合する工程と、前記半導体基材の他方の面に所定のパターンを有するマスクを形成する工程と、前記半導体基材を前記マスクを介してエッチングして前記パッドに対応する位置に該パッドに達する孔を形成するとともに、前記機能素子、第1の配線及びパッドを取り囲むように前記封止材に達する溝を形成する工程と、該溝の底部にある封止材をエッチング除去して第2の基板を露出させる工程と、前記孔及び溝の内面に絶縁膜を形成する工程と、該孔の底部に形成された絶縁膜をエッチング除去する工程と、該孔内に第1の導電体を充填して貫通電極を形成する工程と、前記第2の基板まで達する貫通孔の内壁に沿って切断する工程
とを含むことを特徴とする半導体パッケージの製造方法。 - 半導体基材の一面に機能素子、第1の配線及びパッドを設けてなる第1の基板に対して、第2の基板を機能素子が内側になるようにして封止材を用いて接合する工程と、前記半導体基材の他方の面に所定のパターンを有するマスクを形成する工程と、前記半導体基材を前記マスクを介してエッチングして前記パッドに対応する位置に該パッドに達する孔を形成するとともに、前記機能素子、第1の配線及びパッドを取り囲むように前記封止材に達する溝を形成する工程と、該溝の底部にある封止材をエッチング除去して第2の基板を露出させる工程と、前記孔及び溝の内面に絶縁膜を形成する工程と、該孔の底部に形成された絶縁膜をエッチング除去する工程と、該孔内に第1の導電体を充填して貫通電極を形成すると同時に、前記溝内にも第1の導電体を充填する工程と、前記第2の基板まで達する溝内に形成された第1の導電体を切断する工程とを含むことを特徴とする半導体パッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009014738A JP4908528B2 (ja) | 2009-01-26 | 2009-01-26 | 半導体パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009014738A JP4908528B2 (ja) | 2009-01-26 | 2009-01-26 | 半導体パッケージ |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2009158962A true JP2009158962A (ja) | 2009-07-16 |
JP4908528B2 JP4908528B2 (ja) | 2012-04-04 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4908528B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8497557B2 (en) | 2009-04-06 | 2013-07-30 | Denso Corporation | Semiconductor device |
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JP4908528B2 (ja) | 2012-04-04 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110705 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110905 |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111011 |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R151 | Written notification of patent or utility model registration |
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