KR100865945B1 - 다마신 공정을 이용한 ｍｉｍ 커패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 배선과 상호 연결되는 MIM 구조의 커패시터 제조방법에 관한 것으로서, 특히 이 방법은 상부 금속배선과 하부 금속배선 사이의 층간절연막 내에 플러그를 형성을 위한 비아홀 식각 시, 하부 구조물이 손상되는 것을 방지하기 위해 형성한 식각정지막을 MIM 구조의 커패시터의 유전막으로 이용함으로써, 기존의 MIM 구조의 커패시터 패턴을 형성하기 위한 포토 마스킹 공정을 생략할 수 있어 반도체소자의 제조공정이 단순화되어 그에 따른 반도체소자의 제조 수율을 향상시킬 수 있는 기술이다.

MIM, 커패시터, 듀얼다마신

Description

다마신 공정을 이용한 ＭＩＭ 커패시터 제조방법{Method for forming Metal-Insulator-Metal capacitor using damascene process}

도 1a 내지 도 1c는 종래 MIM 구조의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 MIM 구조의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 반도체기판 105 : 하부 금속배선

107 : 플러그 110 : 제1 금속막 패턴

120：식각정지막 130 : 층간절연막

140 : 비아홀 145 : 커패시터의 상부전극 영역

150 : 반사방지막 160 : 감광막 패턴

170 : 제2 금속배선 영역 180 : 제2 금속막

본 발명은 반도체소자의 배선과 상호 연결되는 MIM 구조의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 MIM 구조의 커패시터 패턴 형성을 위한 포토공정을 생략하여 그에 따른 반도체 소자의 제조 공정을 단순화하게 하는 MIM 구조의 커패시터 제조방법에 관한 것이다.

MIM 구조의 커패시터는 다른 반도체소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속배선을 통해서 반도체소자와 전기적으로 연결되어 있다.

상기의 MIM 구조의 커패시터를 혼합 신호(Mixed Signal) 및 RF(Radio Frequency) IC으로 적용되기 위해서는 단위 정전 용량(Unit capacitance)의 요구 사양이 용도에 따라 다르다. 예를 들어, 아날로그(Analog) 및 RF 커플링 커패시터(Coupling capacitor)의 정전 용량은 1 내지 3 fF/㎟이고, 필터 커패시터(Filter capacitor)의 정전 용량은 2 내지 5fF/㎟이며, RF 바이패스 커패시터(Bypass Capacitor)는 정전 용량이 5 내지 10fF/㎟이다. 따라서 단일 칩(System-on-a-chip)으로의 적용이 가능하기 위해서는 상기의 조건(Spec)을 만족하는 커패시터들을 통합(Integration)하여야 하며, 동일 레이어(Layer)에서 형성시켜야 비용(Cost) 측면에서 강점을 가질 수 있다.

도 1a 내지 도 1c는 종래 MIM 구조의 커패시터 제조방법을 설명하기 위해 순 차적으로 나타낸 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 제1금속배선(2)이 형성된 반도체기판(1) 상에 제1층간절연막(5)을 증착한 후, 듀얼 다마신 공정을 진행하여 플러그 패턴과 제2금속배선 패턴을 제1층간절연막(5) 내에 형성한다. 그리고, 플러그 패턴(미도시함)과 제2금속배선 패턴(미도시함)이 형성된 결과물 전체에 제1금속막(예컨대, Cu)을 증착한 후, 제1층간절연막(5) 상부까지 제1금속막을 화학기계적 연마하여 평탄화함으로써 제1금속배선과 제2금속배선을 연결할 플러그(3) 및 제2금속배선(4)을 형성한다.

이어서, 도 1b에 도시된 바와 같이, 상기 결과물 상에 실리콘나이트라이드로 이루어진 유전막(6)과 제2금속막(7)(예컨대, Cu)을 증착하고, 제2금속막 상부에 감광막(미도시함)을 도포하여 노광 및 현상공정을 진행하여 제1감광막 패턴(미도시함)을 형성한 후, 이를 식각마스크로 제2금속막(7)과 유전막(6)을 식각하여 MIM 구조의 커패시터 패턴을 형성한다.

이때, 상기 제2금속막(7)은 MIM 구조의 상부전극으로 사용된다.

이어서, 도 1c에 도시된 바와 같이, 제1감광막 패턴(미도시함)을 제거한 후, 제2층간절연막(8)을 증착한다.

그리고, 상기 제2층간절연막(8)을 증착한 후, 제2층간절연막(8) 내에 하부 제2금속배선(4)과 MIM 구조의 커패시터의 상부전극(7)이 상부 다른 배선과 전기적으로 연결되도록 듀얼다마신 공정에 의해 플러그(9)를 형성한다.

그 후, 결과물 상에 제3금속막(미도시함)을 증착한 후, 식각하여 제3금속배 선(10)을 형성한다.

그러나, 상기와 같은 종래 기술의 MIM 구조의 커패시터 제조방법을 이용하게 되면, 제1금속막을 식각하여 상기 반도체기판 상에 제2금속배선과 MIM 구조의 커패시터 패턴의 하부전극을 동시에 형성한 후, MIM 구조의 상부전극과 절연막 및 하부전극 즉, MIM 구조의 커패시터 패턴을 형성하기 위해 MIM 구조의 커패시터 패턴을 형성하기 위한 포토 마스킹 공정을 추가 진행하여 공정이 복잡해지는 어려움이 있었으며, 그에 따라 반도체소자의 제조수율이 감소되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 상부 금속배선과 하부 금속배선 사이의 층간절연막 내에 플러그를 형성을 위한 비아홀 식각 시, 하부 구조물이 손상되는 것을 방지하기 위해 형성한 식각정지막을 MIM 구조의 커패시터의 유전막으로 이용함으로써, 반도체소자의 제조공정을 단순화하여 반도체소자의 제조 수율을 향상시키도록 하는 MIM 구조의 커패시터 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 반도체기판 상에, 하부 배선과 커패시터의 하부전극으로 사용될 제1 금속막 패턴을 형성하는 단계와, 제1 금속막 패턴이 형성된 반도체기판 상에 절연막으로 이루어진 식각정지막과 층간절연막을 형성하는 단계와, 층간절연막을 패터닝하여 비아홀과, 커패시터의 상부전극이 형성될 영역을 개방하는 개구부를 형성하는 단계와, 비아홀 및 개구부가 형성된 결과물 상에, 비아홀이 형성된 부위가 개방되도록 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 듀얼 다마신 식각 공정에 의해 비아홀과 커패시터의 상부전극이 형성될 영역을 개방하는 단계와, 비아홀 하부의 식각정지막을 제거하고 감광막 패턴을 제거하는 단계와, 감광막 패턴이 제거된 결과물 상에 제2 금속막을 증착하는 단계, 및 층간절연막이 노출되도록 제2 금속막을 화학기계적 연마하여 상부 배선 및 커패시터의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 구조의 커패시터 제조방법을 제공한다.
상기 식각정지막은 질화물, 산화물, 실리콘 카바이드 및 강유전체 중 적어도 어느 하나를 사용하여 형성할 수 있다.
상기 강유전체막은 PZT 또는 BST 중 어느 하나로 형성할 수 있다.
상기 제1 금속막 패턴 및 제2 금속막은 구리(Cu)로 형성할 수 있다.

삭제

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 MIM 구조의 커패시터 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

먼저, 도 2a에 도시된 바와 같이 듀얼 다마신 공정에 의해 플러그 및 제1 금속막 패턴이 형성될 영역이 한정된 반도체기판(100) 상에 Cu를 증착한 후, 반도체기판(100) 상부까지 Cu를 화학기계적 연마하여 플러그(107)와, 하부 배선 및 커패시터의 하부전극으로 사용될 제1 금속막 패턴(110)을 형성한다.

상기 반도체기판(100)에는 후속 공정에 의해 형성될 MIM 커패시터의 하부전극을 외부 회로에 연결하기 위해 싱글 다마신(single damascene)공정에 의해 형성된 하부 금속배선(105)을 통해 미리 외부회로와 연결되어 있다.

그리고, 상기 제1 금속막 패턴이 형성된 결과물 전체에 식각정지막(120)을 형성한다. 이때, 상기 식각정지막(120)은 질화물, 산화물, 실리콘 카바이드 및 강유전체 중 적어도 어느 하나를 사용하여 형성하며, 이때, 강유전체는 PZT 또는 BST 중 어느 하나를 사용한다.

도 2b에 도시된 바와 같이, 상기 식각정지막(120) 상부에 층간절연막(130)을 증착한 후, 결과물 전체에 감광막을 도포하고 노광 및 현상공정을 진행하여 층간절연막(130) 상부에 비아홀과 상부 금속배선 및 MIM 구조의 커패시터 상부전극 형성영역이 한정되도록 감광막 패턴(미도시함)을 형성한다.

이어서, 상기 감광막 패턴(미도시함)을 식각마스크로 식각하여 층간절연막(130) 내에 즉, 제1 금속막 패턴(110) 상부에 비아홀(140)을 형성하는 동시에 MIM 구조 커패시터의 상부전극이 형성될 개구부(145)를 형성한다.

다음에, 도 2c에 도시된 바와 같이 상기 비아홀(140)과 MIM 구조 커패시터의 상부전극이 형성될 개구부(145)가 형성된 결과물 전면에 반사방지막(150)을 증착하여 비아홀(미도시함)을 매립한다. 그리고, 상기 반사방지막(150) 상부에 감광막을 도포하여 비아홀이 형성된 부위가 개방되도록 감광막 패턴(160)을 형성한다.

도 2d에 도시된 바와 같이 상기 감광막 패턴(160)을 식각마스크로 듀얼 다마신 식각 공정에 의해 층간절연막(130) 내에 제2 금속막 패턴이 형성될 영역(170)을 한정하는 동시에 비아홀(140) 내부의 반사방지막(150)을 제거하여 비아홀(140)을 개방한다. 이때, 상기 듀얼 다마신 식각 공정 시, 비아홀(140)의 CD가 좁아 비아홀(140) 하면과 측벽에 반사방지막(150)이 "A"와 같이 잔류하게 된다.

도 2e에 도시된 바와 같이 상기 비아홀(140) 내부에 잔류하는 반사방지막(150)을 식각한 후, 비아홀(140) 하부의 식각정지막(120)을 제거하여 식각정지막(120) 하부에 위치하는 제1 금속막 패턴(110)을 노출시킨다.

그리고, 도 2f에 도시된 바와 같이, 상기 제1 금속막 패턴(110)이 노출된 결과물 상의 감광막 패턴(미도시함)과 반사방지막(미도시함)을 에싱(ashing)하여 제거한다. 그 후, 감광막 패턴(미도시함)과 반사방지막(미도시함)이 제거된 결과물 상에 제2 금속막(180)으로 Cu를 증착한 후, 제2 금속막(180)을 층간절연막(130) 상부까지 화학기계적 연마한다.

이때, 상기 비아홀과 제2 금속막 패턴이 형성될 영역은 제2 금속막으로 매립되어 플러그와 상부 배선 역할을 하며, MIM 구조 커패시터의 상부전극 형성영역 또한, 제2 금속막(180)으로 매립되어 MIM 구조의 커패시터의 상부전극 역할을 한다.

그로 인하여, MIM 구조의 커패시터는 제1 금속막 패턴으로 이루어진 하부전극과 식각정지막으로 이루어진 유전체막 및 제2 금속막으로 이루어진 상부전극으로 구성된다.

상기한 바와 같이, 본 발명에 따른 반도체소자의 배선과 상호 연결되는 MIM 구조의 커패시터 제조방법을 이용하게 되면, 상부 배선과 하부 배선 사이의 층간절연막 내에 플러그 형성을 위한 비아홀 식각 시, 하부 구조물이 손상되는 것을 방지하기 위해 형성한 식각정지막을 MIM 구조의 커패시터의 유전체막으로 이용함으로써, 기존의 MIM 구조의 커패시터 패턴을 형성하기 위한 포토 마스킹 공정을 생략할 수 있어 반도체소자의 제조공정을 단순화시키며, 그에 따른 반도체소자의 제조 수율을 향상시킬 수 있는 효과가 있다.

Claims (5)

1. 반도체기판 상에, 하부 배선과 커패시터의 하부전극으로 사용될 제1 금속막 패턴을 형성하는 단계;

   상기 제1 금속막 패턴이 형성된 반도체기판 상에 절연막으로 이루어진 식각정지막과 층간절연막을 형성하는 단계;

   상기 층간절연막을 패터닝하여 비아홀과, 커패시터의 상부전극이 형성될 영역을 개방하는 개구부를 형성하는 단계;

   상기 비아홀 및 개구부가 형성된 결과물 상에, 상기 비아홀이 형성된 부위가 개방되도록 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 마스크로 듀얼 다마신 식각 공정에 의해 상기 비아홀과 상기 커패시터의 상부전극이 형성될 영역을 개방하는 단계;

   상기 비아홀 하부의 식각정지막을 제거하고 상기 감광막 패턴을 제거하는 단계;

   상기 감광막 패턴이 제거된 결과물 상에 제2 금속막을 증착하는 단계; 및

   상기 층간절연막이 노출되도록 상기 제2 금속막을 화학기계적 연마하여 상부 배선 및 커패시터의 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 구조의 커패시터 제조방법.
2. 제 1항에 있어서, 상기 식각정지막은 질화물, 산화물, 실리콘 카바이드 및 강유전체 중 적어도 어느 하나를 사용하여 형성하는 것을 특징으로 하는 MIM 구조의 커패시터 제조방법.
3. 제 2항에 있어서, 상기 강유전체막은 PZT 또는 BST 중 어느 하나인 것을 특징으로 하는 MIM 구조의 커패시터 제조방법.
4. 제1항에 있어서, 상기 제1 금속막 패턴 및 제2 금속막은 구리(Cu)로 형성하는 것을 특징으로 하는 MIM 구조의 커패시터 제조방법.
5. 삭제

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