KR19990061127A - 반도체 소자의 esd 보호회로 - Google Patents

Abstract

본 발명은 반도체 소자의 ESD 보호회로에서 필드 트랜지스터를 주 트랜지스터로 사용하고 그 구동 트랜지스터로서 게이트 다이오드를 사용하며, 상기 게이트 디이오드를 입력 버퍼의 NMOS에 인접하게 한 것이다. ESD 보호회로는 필드 트랜지스터와 그 구동 트랜지스터로 게이트 다이오드를 사용하는 경우, 상기 게이트 다이오드의 한 쪽 노드를 별도의 긴 상호접속(1 Ohm 이상)으로 상기 입력 버퍼의 NMOS 트랜지스터와 연결하지 않는다. 이에 의하여, 본 발명의 ESD보호회로는 CDM의 ESD 내성을 강화할 수 있어서 고품질의 디바이스를 제조하여 칩의 단가를 높일 수 있고, 패키지나 테스트시의 마찰에 의한 칩의 손상으로 인한 수율 저하를 막을 수 있는 경제적인 이점과 기술적인 이점이 있다.

Description

반도체 소자의 ＥＳＤ 보호회로

본 발명은 예컨대 LSI같은 집적회로 장치의 내부회로를 정전기에 의한 손상으로부터 보호하기 위한 반도체 소자의 ESD(Electrostatic Discharge) 보호회로에 관한 것으로, 구체적으로 말하자면, 필드 트랜지스터를 주 트랜지스터로 사용하고 그 구동 트랜지스터로서 게이트 다이오드를 사용하는 ESD 보호회로에서 상기 게이트 다이오드를 입력 버퍼의 NMOS에 인접하게 연결하는 반도체 소자의 ESD 보호회로에 관한 것이다.

하전된 인체에서와 같이 하전된 대상은 집적회로 장치의 외부 단자에 접촉하고 하전되는 집적회로 장치의 전도체에 접촉함으로써, 집적회로의 내부회로가 그의 충전/방전에 의해 손상 받으므로 장치의 정전기를 일으킨다.

도 1은 종래 기술의 반도체 소자의 ESD 보호회로를 나타낸 회로도이다. 전형적인 ESD 보호회로에서는, 도 1에 나타낸 바와 같이, 소정의 단자Vcc를 통해 전송되는 입력 신호는 NMOS에 접속된 입력 단자를 통해 내부회로에 있는 NMOS트랜지스터(100)의 게이트에 인가된다. 또, 패드의 입력단자와 NMOS트랜지스터의 게이트는 저항(R1)을 통해 인가된다. 그러므로 10 내지 수십 볼트에 달하는 브레이크다운 전압이상의 고전압에 수반하여 발생되는 패드로부터 입력단자까지 단시간에 정전기가 유입되면, 일반적으로 게이트 산화막의 두께는 얇게 형성되어 있으므로, NMOS트랜지스터의 게이트 산화물(도시 안됨) 파괴되어 내성이 약해진다. 다시 말해, 게이트 다이오드(110)를 입력 버퍼의 NMOS트랜지스터(100)에 구성하였으므로, 상기 입력 버퍼의 NMOS 트랜지스터로부터 PAD까지의 저항(Rl)이 증가한다.

또한, 최근에 와서 ESD의 CDM 모드(Charge Device Model Mode)를 자체의 시방서로 채용하는 회사가 줄어들고 있다. CDM의 네거티브 모드에서 CDM 모드의 경우 HBM(Human Body Mode)이나 MM(Machine Mode)에 비해 훨씬 펄스속도가 빠르기 때문에 그만큼 상대적으로 필드 트랜지스터의 구동속도가 지연되게 된다. CDM 모드에서는 기판의 Vss가 대부분의 면적을 차지하므로 대부분의 전하가 기판에 집중된다. 더욱이 지연된 구동속도는 결국 기판 (Vss)에 충전된 네거티브 전하(NEGATIVE CHARGE)를 빨리 빼주지 못하게 된다. 따라서 이웃하고 있는 입력 버퍼의 가장 크게 영향을 받게 되는 NMOS트랜지스터의 게이트 산화물이 손상을 입게 되어 CDM의 내성이 약해지는 단점이 있다.

도 1은 종래 기술의 반도체 소자의 ESD 보호회로를 나타낸 회로도,

도 2는 본 발명에 따라서 필드 트랜지스터와 그 구동 트랜지스터로 게이트 다이오드를 ESD 보호회로로 사용하는 것을 나타낸 회로도,

도 3은 본 발명에 따라서 C 노드에 Vcc쪽으로 NMOS 필드 트랜지스터를 추가한 제2 실시예를 나타낸 ESD 보호회로의 회로도.

도면의 주요부분에 대한 부호의 설명

210 : 구동용 트랜지스터

220 : 필드 트랜지스터

50 : 패드

R, r1, r2 : 저항

A, B, C : 노드

본 발명에 따른 ESD 보호회로는 기판 (Vss)에 충전된 네거티브 전하를 빨리 빼주지 못하는 문제점을 해결하기 위하여, 게이트 다이오드를 입력 버퍼의 NMOS 트랜지스터와 인접하게 구성함으로써 상기 입력 버퍼의 NMOS 트랜지스터로부터 패드까지의 저항 요소를 줄여 주는 보호회로이다.

본 발명은 필드 트랜지스터(220)와 게이트 다이오드(210)를 갖는 입력버퍼로 구성되며, 상기 게이트 다이오드를 입력 버퍼의 NMOS 트랜지스터에 인접하게 설계하였다. CDM 네거티브 모드에서 입력 버퍼의 NMOS트랜지스터(200)로부터의 전기적인 패스(PATH)는, 게이트 다이오드(210)를 이웃하고 있는 입력 버퍼의 NMOS트랜지스터에 인접하게 구성하므로, 노드B 으로부터 노드 A까지의 BUS 저항(r1+r2, 수 Ohm 이상)이 없어지게 된다. 그러므로 이와 같이 감소된 저항에 의하여 상기 게이트 다이오드의 P 웰과 노드 B(N+)사이에 정션 브레이크다운을 고속으로 일으켜 필드 트랜지스터(220)를 더 빠르게 구동시키게 된다. 이로서, 바이폴라트랜지스터를 동적으로 기판 전체의 전하량을 빨리 빼줌과 동시에 노드 B의 전압이 더 빨리 떨어지게 함으로써 입력 버퍼의 게이트산화물 양단의 전압을 떨어뜨려 CDM의 내성을 강화한다.

도 2는 본 발명에 따라서 필드 트랜지스터와 그 구동 트랜지스터로서 게이트 다이오드를 ESD 보호회로로 사용하는 것을 나타낸 회로도이다. ESD 보호회로는, 도 1에서와 같이, 필드 트랜지스터(220)와 그 구동 트랜지스터(210)로 게이트 다이오드를 사용한다.

여기서 ESD 보호회로는 그의 입력버퍼가 패드에 연결된 신호라인의 전압레벨에 응답하여 버퍼링하도록 풀-업 트랜지스터와 풀-다운 트랜지스터로 구성된다. ESD 보호회로는 또 신호라인과 풀-다운 트랜지스터의 소오스 단자 사이에 채널이 형성된 게이트다이오드를 구비한다. 또 게이트 다이오드의 한 쪽 노드를 별도의 긴 상호접속(1 Ohm 이상)으로 상기 입력 버퍼의 NMOS 트랜지스터와 연결하지 않도록 구성된다. 바꾸어 말하자면, 필드트랜지스터가 고속동작 하도록 상기 게이트다이오드는 그의 한쪽 노드를 접지 단자에 직접 연결한다.

도 3은 C 노드에 Vcc쪽으로 NMOS 필드 트랜지스터(230)를 추가한 제2 실시예를 나타낸 ESD 보호회로의 회로도이다. ESD 보호회로는 NMOS 필드 트랜지스터(230)를 추가한 경우 상기 게이트 다이오드(210)의 한 쪽 노드를 별도의 긴 상호접속(1 Ohm 이상)으로 상기 입력 버퍼의 NMOS 트랜지스터와 연결하지 않도록 구성된다. 또, 도 3의 보호회로에서 C 노드에 Vcc 쪽으로 PMOS 필드 트랜지스터를 추가한 경우도 가능하다는 것은 충분히 알 수 있다. 또한, 본 발명에 따른 반도체 소자의 ESD 보호회로는 선택적으로 도 3에서 저항 R을 제거할 수 도 있다.

따라서, 본 발명의 ESD보호회로에서 게이트 다이오드를 필드 트랜지스터 주위가 아닌 입력버퍼에 인접하여 구성함으로써 CDM의 ESD 내성을 강화할 수 있어서 고품질의 디바이스를 제조하여 칩의 단가를 높일 수 있고, 패키지나 테스트시의 마찰에 의한 칩의 손상으로 인한 수율 저하를 막을 수 있는 경제적인 이점과 기술적인 이점이 있다.

Claims (6)

1. 반도체 소자의 ESD 보호회로에 있어서,

   외부 신호가 입력되는 패드와,

   상기 패드에 연결된 신호라인의 전압레벨에 응답하여 버퍼링하도록 풀-업 트랜지스터와 풀-다운 트랜지스터로 구성된 입력버퍼와,

   상기 신호라인과 접지단 사이에 채널이 형성된 다이오드형 필드트랜지스터와,

   상기 신호라인과 풀-다운 트랜지스터의 소오스 단자 사이에 채널이 형성된 게이트다이오드를 구비하는 것을 특징으로 하는 ESD 보호회로.
2. 제 1항에 있어서,

   상기 필드 트랜지스터가 고속동작 하도록 상기 게이트다이오드는 그의 한쪽 노드를 접지 단자에 직접 연결하는 것을 특징으로 하는 ESD 보호회로.
3. 반도체 소자의 ESD 보호회로에 있어서,

   필드 트랜지스터와 그 구동 트랜지스터로서 게이트 다이오드를 사용하는 경우 소정의 단자를 통해 전송되는 입력 신호가 NMOS에 접속된 입력 단자와,

   상기 입력된 신호가 내부회로에 있는 게이트에 인가된 NMOS트랜지스터와,

   패드의 입력단자와 NMOS트랜지스터의 게이트사이에 접속된 저항과,

   상기 패드에 연결된 신호라인의 전압레벨에 응답하여 버퍼링하도록 풀-업 트랜지스터와 풀-다운 트랜지스터로 구성된 입력버퍼와,

   NMOS필드 트랜지스터를 포함하며, 상기 게이트 다이오드의 한 쪽 노드를 상기 입력버퍼의 NMOS 트랜지스터와 저항을 통해서 연결하는 것을 특징으로 하는 ESD 보호회로.
4. 제 3항에 있어서,

   상기 필드 트랜지스터가 고속동작 하도록 상기 게이트다이오드는 그의 한쪽 노드를 접지단자에 직접 연결하는 것을 특징으로 하는 ESD 보호회로.
5. 제 3 항에 있어서,

   상기 NMOS 필드 트랜지스터는 PMOS 필드 트랜지스터를 포함하는 것을 특징으로 하는 ESD 보호회로.
6. 제 5 항에 있어서,

   상기 패드 및 상기 게이트다이오드 사이에 접속된 저항 R을 제거한 것을 특징으로 하는 ESD 보호회로.