KR20080001123A - 내부리드신호 생성회로와 이를 포함하는 반도체 메모리장치 - Google Patents
내부리드신호 생성회로와 이를 포함하는 반도체 메모리장치 Download PDFInfo
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Abstract
Description
Claims (9)
- 입력신호의 셋업/홀드타임의 마진을 확보하기 위해 클럭신호를 일정 지연시키는 제1 지연수단;상기 제1 지연수단의 출력클럭에 동기되어 상기 입력신호를 전달하는 전달수단;상기 전달수단의 출력신호를 지연시키기 위한 제2 지연수단;상기 입력신호와 상기 제2 지연수단의 출력신호를 조합하여 출력하는 출력부를 구비하며,상기 제2 지연수단의 지연량은 상기 출력부의 출력신호의 라이징 에지가 서로 상기 클럭신호의 주기를 갖도록 하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서,상기 전달수단은 적어도 두 개의 플립플롭회로인 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서,상기 출력부는 상기 입력신호와 상기 제2 지연수단의 출력신호를 입력으로 하는 제1 낸드게이트인 것을 특징으로 하는 반도체 메모리 장치.
- 버스트랭스 8용 내부리드신호 생성회로에 있어서,내부리드신호의 셋업/홀드타임의 마진을 확보하기 위해 내부클럭신호를 일정 지연시키는 제1 지연수단;상기 제1 지연수단의 출력클럭에 동기되어 상기 내부리드신호를 전달하는 플립플롭부;상기 제2 플립플롭의 출력신호를 지연시키기 위한 제2 지연수단;상기 내부리드신호와 상기 제2 지연수단의 출력신호를 조합하여 출력하는 출력부를 구비하며,상기 제2 지연수단의 지연량은 상기 출력부의 출력신호의 라이징 에지가 서로 상기 내부클럭신호의 주기를 갖도록 하는 것을 특징으로 하는 내부리드신호 생성회로.
- 제4항에 있어서,상기 플립플롭부는 적어도 두 개의 플립플롭회로를 포함하는 것을 특징으로 하는 내부리드신호 생성회로.
- 제4항에 있어서,상기 출력부는 상기 입력신호와 상기 제2 지연수단의 출력신호를 입력으로 하는 제2 낸드게이트인 것을 특징으로 하는 내부리드신호 생성회로.
- 입력신호의 셋업/홀드타임의 마진을 확보하기 위해 클럭신호를 일정 지연시키는 제1 지연수단;상기 제1 지연수단의 출력클럭에 동기되어 상기 입력신호를 전달하는 전달수단;상기 전달수단의 출력신호를 지연시키기 위한 제2 지연수단을 포함하는 반도체 메모리 장치.
- 제7항에 있어서,상기 제2 지연수단의 출력신호를 입력하여 내부리드신호로 출력하는 출력부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제7항에 있어서,상기 전달수단은 적어도 두 개의 플립플롭회로인 것을 특징으로 하는 반도체 메모리 장치.
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