KR100852394B1 - 비디오 장치, 특히 비디오 디코더와, 이러한 장치에서 메모리 제어를 위한 방법 - Google Patents

비디오 장치, 특히 비디오 디코더와, 이러한 장치에서 메모리 제어를 위한 방법 Download PDF

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Abstract

본 발명은 비디오 장치에 관한 것으로, 상기 비디오 장치는 디지털 디코더(6)를 지니며, 상기 디지털 디코더(6)는 내부(internal) 버스 상에 제 1 메모리(8)를 구비하고, 메인 버스를 통해 제 2 메모리(10)와 OSD 회로(12)로 링크된다.
상기 비디오 장치는 제 1 메모리(8)와 제 2 메모리(10) 사이에 DMA 전달을 실현하는 수단을 포함한다.
본 발명은 또한, 이러한 비디오 장치를 제어하는 프로세스를 제안한다.

Description

비디오 장치, 특히 비디오 디코더와, 이러한 장치에서 메모리 제어를 위한 방법{VIDEO APPARATUS, NOTABLY VIDEO DECODER, AND PROCESS FOR MEMORY CONTROL IN SUCH AN APPARATUS}
도 1은 본 발명에 따른 비디오 장치를 도시하는 도면.
<도면 주요 부분에 대한 부호의 설명>
삭제
2: 위성 디코더 3: 안테나 4: 디지털 프런트-엔드
6: MPEG 디코더 8: 비디오 RAM 10: CPU RAM 12: OSD 회로
본 발명은 비디오 장치, 특히 비디오 디코더와, 이러한 장치 제어를 위한 프로세스에 관한 것이다.
비디오 디지털 스트림으로부터, 예컨대, CVBS 신호나 RGB 신호로서, 디스플레이에 의해 쓰일 수 있는 비디오 신호를 생성하기 위해서, 디코더 회로, 예를 들면, MPEG 디코더를 비디오 장치에 제공하는 것은 알려져 있다. 이러한 디코더 회로는 예를 들면, MPEG 스트림을 압축해제(decompress)하기 위하여, 프로세스 되어 있는 데이터를 보유하기 위해 소위 비디오 RAM(random-access-memory: 랜덤-액세스 메모리)을 사용한다.
일반적으로, 비디오 장치는 디코더 회로에 의해 출력된 비디오 시퀀스 상에 포개질 이미지를 생성해서 디스플레이에 보내기 위해 OSD 회로{OSD는 On-Screen Display(온-스크린 디스플레이)를 나타냄} 역시 포함하며, 이들 이미지는 흔히, 그래픽이 있는 메뉴들이다.
OSD 회로는 또한, 그래픽, 즉 OSD 이미지를 생성하고 처리하기 위해 RAM을 필요로 한다.
본 발명은 디코더 회로와, 메모리 사이즈가 줄어든 메모리 아키텍 쳐(architecture)를 지닌 OSD 회로를 지닌 비디오 장치를 제공하고자 하고, 그리하여 상기 비디오 장치의 작동 모드에 따라 상기 메모리 아키텍쳐를 제어하는 프로세스 역시 제안하고자 한다.
본 발명은 내부 버스 상에 제 1 메모리를 구비하고, 메인 버스를 통해 제 2 메모리에 그리고 OSD 회로에 링크된 디지털 디코더를 지닌 비디오 장치를 제안하는데, 상기 비디오 장치는 상기 제 1 메모리와 상기 제 2 메모리 사이에 DMA 전달을 실현하는 수단을 포함한다.
바람직하게는, CPU는 메인 버스에 연결되고, 제 2 메모리는 CPU에 의해 사용된다. 아마도, 제 1 메모리는 비디오 RAM이고, 제 2 메모리는 CPU RAM이다.
가능한 실시예에서, 디지털 디코더는 디지털 프런트-엔드로 연결된다.
본 발명은 내부 버스 상에 제 1 메모리를 구비하고 메인 버스를 통해 제 2 메모리와 OSD 회로에 링크된 디지털 디코더를 지닌 비디오 장치를 제어하는 프로세스 또한 제안하는데, 디지털 디코더를 통해서 상기 제 1 메모리와 제 2 메모리 사이에 DMA 전달을 실현하는 단계를 포함한다.
다음의 단계가 제안된다:
- 상기 OSD 회로가 제 2 메모리에 주어진 사이즈 보다 더 많이 사용할 것을 요청하는 단계.
- 제 2 메모리로부터 제 1 메모리로 DMA 전달을 실현하는 단계.
다음의 추가 단계도 가능하다:
- 상기 OSD 회로가 제 1 메모리 안의 데이터를 사용할 것을 요청하는 단계.
- 제 2 메모리로부터 제 1 메모리로 데이터를 DMA 전달을 통해 복사하는 단계.
- 제 1 메모리로부터 제 2 메모리로 상기 요청된 데이터의 DMA 전달을 실현하는 단계.
본 발명은 이제, 본 발명에 따라 비디오 장치를 나타내는 도 1을 참조하여 설명될 것이다. 도 1의 비디오 장치는 위성 디코더(2)이다. 본 발명을 이해하는 데 꼭 필요한 부분만을 나타내었다.
(실시예)
안테나(3)는 위성으로부터의 적어도 하나의 비디오 시퀀스를 나타내는 신호를 수신한다. 디코더(2)의 입력 핀은 안테나(3)에 의해 송신된 신호를 수신하여, 그것을 특히 튜너와 복조기를 포함하는 디지털 프런트-엔드(4)로 전송한다. 안테나 신호로부터 디지털 프런트-엔드는 MPEG 스트림을 생성하는데, 이는 MPEG 디코더(6)에 의해 CVBS 신호로 변환된다. 상기 MPEG 스트림을 압축 해제하기 위해, MPEG 디코더(6)는 데이터 버스를 통해 비디오 RAM(8)에 연결된다.
다른 한편, 위성 디코더(2)는 CPU(14)로부터의 지시에 입각하여, CVBS 신호 상에 포개질 이미지(이 후, 그래픽이라고 부름)를 생성하는 OSD 회로(12) 또한 구비한다. 디스플레이될 그래픽은 언제 그래픽의 점들이 디스플레이 되어야 하는 지를 표시하는 고속의 귀선 소거 신호(FB: fast blanking signal)로 스카트 접속자(Scart connector) 상에서 RGB로 코딩된다.
CPU(14)와 OSD 회로(12)는 공통 데이터 버스(16)를 통해, CPU RAM(10)이라고 불리는 RAM을 공유한다. MPEG 디코더(6) 역시 상기 공통 버스(16)상에서 접속된다.
비디오 RAM(8)과 CPU RAM(10)은 DMA{DMA는 Direct Memory Access(직접 메모리 접근)을 나타낸다}에 의해 상기 MPEG 디코더(6)를 통해 공통 버스(16) 상에서 데이터를 교환할 수 있다. 그러나, 비디오 RAM(8)은 CPU(14)로부터의 직접 액세스는 가능하지는 않다는 것에 주의하여야 한다.
상기 시스템은 다음 구성(작동 모드)에 따라 OSD에 이용할 수 있는 세 개의 서로 다른 메모리 사이즈에 대처하여야 한다:
- 구성 1 : 비디오가 디스플레이됨.
동화상이 디스플레이될 때, OSD에 이용할 수 있는 바람직한 RAM 최소 사이즈는 CLUT4{Colour Lock-Up Table(컬러 룩업 테이블), 여기서, 1 픽셀 = 4 비트} 모 드에서 262144 픽셀을 저장하게 해주어야 하는데, 이는 131072 바이트의 메모리 공간을 필요로 한다.
- 구성 2 : 정지(still) 화상이 디스플레이됨.
정지 화상이 디스플레이될 때, OSD에 이용할 수 있는 RAM 사이즈는 CLUT4 모드에서는 996148 픽셀로 확장되는데, 이는 448074 바이트의 메모리 공간을 필요로 한다.
- 구성 3 : 비디오도, 정지 화상도 없음.
동 화상도 정지 화상도 디스플레이되지 않을 때, 모든 비디오 RAM은 OSD에 이용할 수 있게 되는 것이 바람직한데, 이는 대략 1.9 MB{Mega Bytes(메가 바이트)}의 메모리 공간을 나타낸다.
CPU RAM(10)은 2 MB의 용량을 가진다.
소프트웨어는 스케쥴러(scheduler)가 시작하기 전까지, CPU RAM(10) 안에서 1.25 MB를 점유한다. 그리고 나면, 시스템 및 OSD 버퍼 풀(pools)에 이용할 수 있는 750 KB가 남는다. 150 KB 시스템 풀은 소프트웨어의 강력하고 효율적인 기능 수행을 보장하기에 충분하다. 그러고 나면, CPU RAM(10)에는 OSD 풀을 위한 약 600 KB가 남는다. 비디오가 구동될 때(구성 1), 112 KB의 여유 메모리 공간이 비디오 RAM(8)에서 이용 가능하다. 구성 2는 비디오 RAM(8)에 457 KB의 이용 가능한 메모리를 남기는 반면, 비디오도 정지 화상도 구동되지 않을 때에는(구성 3), 비디오 RAM(8)의 거의 전체가 이용 가능하게 되는데, 이는 약 1.9 MB를 나타낸다. 구성 1 및 구성 2에서, CPU RAM(10) 안의 이용 가능한 메모리 600 KB는 상기 설명한, 보다 바람직한 OSD 사이즈를 다루기에 충분하다.
구성 3은 1.9 MB의 메모리를 요구하는데, 이는 CPU RAM(10)에 이용할 수 있는 600 KB보다 더 많은 것이다. 구성 3에서, CPU RAM(10)는 CPU RAM에서 현재 사용되고 있는 버퍼 안에 디스플레이된 버퍼 둘 모두를 포함하는데, 이는 2*207360 = 414720 바이트(하나는 디스플레이되고, 하나는 사용되고 있는, CLUT4 모드에서의 2개의 풀 스크린 버퍼)이다. 다른 버퍼는 비디오 RAM(8)에 저장된다. 버퍼가 더 이상 디스플레이되거나 사용되지 않으면, DMA 전달을 통해 비디오 RAM(8)으로 플러시(flushed)된다. 비디오 RAM(8) 안에 저장된 버퍼가 디스플레이되거나 쓰여야 할 때, DMA 전달에 의해 CPU RAM 안에 로딩된다. 상기 메커니즘으로, 비디오 RAM(8)은 CPU RAM(10)을 위한 캐쉬(cache) 메모리 역할을 한다.
OSD 구성에 따라, 이와 같이 4개의 다른 상태를 한정하였다:
- 상태 1 : 비디오(비디오가 구동됨)
- 상태 2 : 정지(정지 화상이 구동됨)
- 상태 3 : OSD CPU RAM (할당된 622080 바이트의 한계 내에서 오직 OSD만 구동함)
- 상태 4 : OSD 비디오 RAM (할당된 622080 바이트보다 더 많은 바이트로 오직 OSD만 구동함)
상태 1, 2 및 3은 정상(normal) 메모리 매핑에 해당하는 것으로, 여기서, 모든 OSD 버퍼는 CPU RAM 안에 위치한다. 상태 4는 모든 비디오 RAM이 OSD 버퍼에 대해 이용 가능한 메모리 매핑에 해당한다.
상태 1, 2 및 3은 OSD 회로(12)의 드라이버에 의해 동일하게 관리되는데, 그 이유는 할당된 모든 OSD 버퍼가 CPU RAM(10) 안에 위치할 것이기 때문이다. 상태 1, 2와 상태 4 간의 직접적인 변천(transition)은 일어날 수 없는데, 그 이유는 상태 4에서, 비디오 RAM은 OSD를 위해 사용되고, 정지 화상이나 비디오에 대해서는 이용할 수 없기 때문이다. 상태 3으로의 변천은 상태 4로 가기 전에 꼭 거쳐야 하는 것이다. 따라서, OSD 드라이버가 비디오 RAM(8)를 다루어야 하는 유일한 때는 상태 3과 상태 4 사이의 변천과 관계된 것이다.
상태 3으로부터 상태 4로의 변천은 OSD_credisplay 기능을 호출해서, 애플리케이션이 드라이버에게 새 디스플레이를 생성하라고 요청할 때와, (OSD_credisplay를 호출한 후) OSD 디스플레이를 위해 CPU RAM(10)에 할당된 총 사이즈가, CPU RAM(10)에 이용할 수 있는 622080 바이트를 오버플로우할 때에 발생한다. 이 경우, 비디오 RAM(8)이 활성화될 것이다. 이어서, 1.9MB의 풀(pool)이 비디오 RAM에서 생성될 것이고, CPU RAM 안에 저장된 모든 OSD 버퍼는 비디오 RAM 안에 전달될 것이며, 그에 상응하여 디스플레이 디스크립터(descriptor)가 업데이트되며, 디스플레이된 버퍼와 작업 중인 버퍼는 CPU RAM에 머무를 것이다.
상태 4로부터 상태 3으로의 변천은, OSD_free_display 기능을 호출해서, 애플리케이션이 드라이버에게 디스플레이를 풀어주라고(free) 시킬 때와, OSD 디스플레이를 위해 할당된 총 사이즈가(OSD_free_display를 호출한 후) 498074 바이트(정지 화상 모드에서 필요한 사이즈에 해당) 보다 작을 때 발생한다. 이 경우, 비디오 RAM(8)은 비활성화될 것이고, OSD 드라이버에 의해 더 이상 쓰이지 않게 될 것이다. 이어서, 비디오 RAM(8) 안의 모든 OSD 버퍼는 CPU RAM(10) 안에 전달될 것이며, 그에 상응하여 디스플레이 디스크립터가 업데이트되고, 비디오 RAM(8) 안의 풀은 소거될 것이다.
상태 4에서, 비디오 RAM(8)은 OSD를 위한 캐쉬로서 쓰인다. OSD 영역과 버퍼의 관리는 이미 사용되고 있는 것과 같은 구조를 사용한다. 유일한 차이점은 CPU RAM(10) 안의 OSD 버퍼 제어 블록에 저장된 버퍼 주소가 상태 4에서는 비디오 RAM(8)의 주소에 해당하는 반면, 상태 1, 2 및 3에서는 CPU RAM 주소에 해당한다는 점이다. 캐쉬로서의 비디오 RAM(8)의 관리를 돕기 위해, 내부 어레이 구조가 사용되는데, 이는 각 16개의 디스플레이 버퍼와 현재 도시된 버퍼에 대해, 버퍼 ID, CPU RAM(10) 안의 주소, 비디오 RAM(8) 안의 주소, 사이즈 및 버퍼 디스크립터에 대한 포인터를 포함한다.
비디오 RAM(8) 안에 놓인 OSD 버퍼를 도시하거나 디스플레이하기 전에, 드라이버는 먼저, 상기 OSD 버퍼를 비디오 RAM(8)으로부터 CPU RAM(10)으로 전달하여야 할 것이다. 디스플레이된 버퍼나 현재 도시된 버퍼가 더 이상 쓰이지 않고 또 다른 버퍼로 대체될 때, 드라이버는 상기 디스플레이된 버퍼나 현재 도시된 버퍼를 비디오 RAM 안에 플러시하여야 한다{ 즉, 그것을 CPU RAM(10)으로부터 비디오 RAM(8)으로 전달}. 두 경우 모두에 있어서, 어레이 구조가 그에 상응하여 업데이트될 것이다.
상술한 바와 같이, 본 발명은 디코더 회로와, 메모리 사이즈가 줄어든 메모 리 구조(architecture)를 지닌 OSD 회로를 지닌 비디오 장치를 제공하고자 하며, 그리하여 상기 비디오 장치의 작동 모드에 따라 상기 메모리 구조를 제어하는 프로세스 역시 제안하는 등의 효과가 있다.

Claims (8)

  1. 내부(internal) 버스 상에 비디오를 저장하기 위한 제 1 메모리(8)를 구비하고, 메인 버스를 통해 OSD 데이터를 저장하기 위한 제 2 메모리(10)와 OSD(on-screen display) 회로(12)에 링크된 디지털 디코더(6)를 지닌 비디오 장치로서,
    상기 제1 메모리(8)는 더 이상 디스플레이되지 않는 OSD 데이터를 상기 제 2 메모리(10)로부터 수신하고, 상기 제 1 메모리(8) 내에 저장된 데이터를 디스플레이하기 위한 요청에 응답하여 상기 OSD 데이터를 상기 제 2 메모리(10)에 다시 전송하기 위해 적응되는 것을 특징으로 하는, 비디오 장치.
  2. 제 1 항에 있어서, CPU는 상기 메인 버스에 연결된, 비디오 장치.
  3. 제 2 항에 있어서, 상기 제 2 메모리(10)는 상기 CPU(14)에 의해서 사용되는, 비디오 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 1 메모리는 비디오 RAM(8)이고,
    상기 제 2 메모리는 CPU RAM(10)인, 비디오 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 디지털 디코더(6)는 디지털 프런트-엔드(4)에 연결된, 비디오 장치.
  6. 내부 버스 상에 비디오를 저장하기 위한 제 1 메모리(8)를 구비하고, 메인 버스를 통해 OSD 데이터를 저장하기 위한 제 2 메모리(10)와 OSD 회로(12)에 링크된 디지털 디코더(6)를 지닌 비디오 장치를 제어하는 방법으로서,
    상기 OSD 회로(12)에 의한 액세스를 위해 OSD 데이터를 상기 제 2 메모리(10)에 기록하는(writing) 단계를 포함하되,
    상기 제1 메모리(8)는 더 이상 디스플레이되지 않는 OSD 데이터를 상기 제 2 메모리(10)로부터 수신하고, 상기 제 1 메모리(8) 내에 저장된 데이터를 디스플레이하기 위한 요청에 응답하여 상기 OSD 데이터를 상기 제 2 메모리(10)에 다시 전송하기 위해 적응되는 것을 특징으로 하는, 비디오 장치 제어 방법.
  7. 제 6 항에 있어서,
    상기 OSD 회로(12)가, 상기 제 2 메모리(10)에 주어진 사이즈보다 더 많이 사용할 것을 요청하는 단계와,
    상기 제 2 메모리(10)로부터 상기 제 1 메모리(8)로 DMA 전달을 실현하는 단계를
    포함하는, 비디오 장치 제어 방법.
  8. 제 7 항에 있어서,
    상기 OSD 회로(12)가 상기 제 1 메모리(8) 안의 데이터를 사용할 것을 요청하는 단계와,
    DMA 전달을 통해 상기 제 2 메모리(10)로부터 상기 제 1 메모리(8)로 데이터를 복사하는 단계와,
    상기 제 1 메모리(8)로부터 상기 제 2 메모리(10)로 상기 요청된 데이터의 DMA 전달을 실현하는 단계를
    더 포함하는, 비디오 장치 제어 방법.
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