KR100845106B1 - 전압레벨 변경회로 - Google Patents

전압레벨 변경회로 Download PDF

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여정현
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Abstract

실시예에 따른 전압레벨 변경회로는 고전압의 제1전원이 입력되는 제1전원단자; 인에이블 신호가 입력되는 인에이블 단자; 제1전원과 고전위 인에이블 신호의 중간 전위를 갖는 제2전원이 입력되는 제2전원단자; 인에이블 단자에 연결되는 제1인버터 및 제2인버터; 소스가 제2인버터에 연결된 제1트랜지스터; 드레인이 제1트랜지스터의 드레인과 연결되고, 소스가 제2전원단자와 연결되며, 게이트가 제1인버터의 출력단과 연결된 제2트랜지스터; 게이트가 제1트랜지스터의 드레인에 연결된 제3트랜지스터; 게이트가 제1트랜지스터의 드레인에 연결되고, 드레인이 제3트랜지스터의 드레인에 연결되며, 소스가 제1전원단자와 연결된 제4트랜지스터를 포함한다.
실시예에 의하면, 낮은 전압 레벨의 인에이블 신호가 사용되더라도, 인에이블 신호의 전위 상태에 따라 트랜지스터의 턴온/턴오프 동작이 안정적으로 이루어질 수 있으므로, 전압레벨 변경회로의 동작 신뢰성을 향상시킬 수 있고, 고집적화 및 저전력화된 반도체 소자 상에 전압레벨 변경회로를 구현할 수 있는 효과가 있다.
반도체 메모리 소자, 전압레벨 변경회로, 트랜지스터 임계전압

Description

전압레벨 변경회로{Voltage level shifter circuit}
실시예는 전압레벨 변경회로에 관하여 개시한다.
반도체 메모리 소자가 널리 이용되고 있으며, 대표적인 예로, 차별화된 제어 전압을 인가하여 데이터의 쓰기, 읽기, 지우기가 가능한 EEPROM (electrically erasable programmable read-only memory)을 들 수 있다.
메모리 소자는 데이터의 쓰기, 읽기, 지우기 동작을 위한 세 개의 전압단자(CG, RBL, TG)를 가지며, 전압단자로 제어신호를 전달하는 제어회로와 연결된다.
이때, 제어회로로부터 제어신호를 전달받고, 제어신호의 전압을 선택적으로 고전위 상태로 변경하여 메모리 소자로 전달하는 전압레벨 변경회로(voltage level shifter circuit)가 이용된다.
도 1은 전압레벨 변경회로(10)의 구성 요소를 개략적으로 도시한 회로도이다.
도 1을 참조하면, 전압레벨 변경회로(10)는 전원이 인가되는 전원단자(VPP), 출력신호를 외부로 전달하는 출력단자(OUT), 출력신호의 전압을 제어하는 인에이블 단자(ENb) 및 4개의 트랜지스터(11, 12, 13, 14)를 포함한다.
제1트랜지스터(11) 및 제2트랜지스터(12)의 소스는 전원단자(VPP)와 연결되고, 제1트랜지스터(11)의 게이트는 제2트랜지스터(12)의 드레인과 연결된다.
또한, 제2트랜지스터(12)의 게이트는 제1트랜지스터(11)의 드레인과 연결되어 커플링 회로를 이루고, 제2트랜지스터(12)의 드레인은 제4트랜지스터(14)의 드레인 및 출력단자(OUT)와 연결된다.
상기 제1트랜지스터(11)의 드레인은 제3트랜지스터(13)의 드레인과 연결되고, 제3트랜지스터(13) 및 제4트랜지스터(14)의 소스는 그라운드로 연결된다.
제3트랜지스터(13)의 게이트는 인에이블 단자(ENb) 및 제4트랜지스터(14)의 게이트에 연결되는데, 제3트랜지스터(13)의 게이트와 제4트랜지스터(14)의 게이트 사이에는 인버터(15)가 연결된다.
상기 제1트랜지스터(11)와 제2트랜지스터(12)는 PMOS 트랜지스터로 구비되고, 제3트랜지스터(13)와 제4트랜지스터(14)는 NMOS 트랜지스터로 구비된다.
이와 같은 전압레벨 변경회로(10)의 동작에 대하여 살펴보면 다음과 같다.
첫째, 인에이블 단자(ENb)에 저전위(VSS)신호가 입력되면, 제3트랜지스터(13)의 게이트에 저전위 신호가 인가되어 제3트랜지스터(13)가 턴오프(Turn off)된다.
또한, 인에이블 단자(ENb)로 인가된 저전위 신호가 인버터(15)를 경유하면서 고전위(VDD) 신호로 반전되고, 반전된 고전위 신호는 제4트랜지스터(14)의 게이트 로 입력된다. 따라서, 제4트랜지스터(14)는 턴온(Turn on)되고 제4트랜지스터(14)를 통하여 저전위 신호가 출력단자(OUT)로 전달된다.
이때, 출력단자(OUT)와 연결된 제1트랜지스터(11)의 게이트로 저전위 신호가 입력되고, 제1트랜지스터(11)가 턴온된다. 따라서 제1트랜지스터(11)의 드레인과 연결된 제2트랜지스터(12)의 게이트로 고전위 신호가 입력된다.
게이트로 고전위 신호가 입력됨에 따라 제2트랜지스터(12)는 턴오프된다.
둘째, 인에이블 단자(ENb)에 고전위 신호가 입력되면, 제3트랜지스터(130)의 게이트에 고전위 신호가 인가되어 제3트랜지스터(13)가 턴온된다.
제3트랜지스터(13)가 턴온됨에 따라 제3트랜지스터(13)의 드레인에 연결된 제2트랜지스터(12)의 게이트로 저전위 신호가 입력된다.
따라서, 제2트랜지스터(12)는 턴온되고, 제2트랜지스터(12)의 드레인과 연결된 출력단자(OUT)로 고전위 신호가 인가된다.
또한, 출력단자(OUT)와 연결된 제1트랜지스터(11)의 게이트에 고전위 신호가 입력되고, 제1트랜지스터(11)는 턴오프된다. 그리고, 인에이블 단자(ENb)로 인가된 저전위 신호가 인버터(15)를 경유하면서 저전위 신호로 반전되고, 제4트랜지스터(14)는 턴오프된다.
그러나, 반도체 소자의 고집적화와 저전력 추세에 따라 점차 낮은 전압 레벨의 인에이블 신호가 사용되고 있으며, 이러한 경우, 고전위 인에이블 신호가 인가되더라도 신호 자체의 전압 레벨이 낮으므로 트랜지스터의 턴온 동작을 가능하게 하는 임계전압을 만족시키지 못한다.
가령, 약 5V 레벨의 인에이블 신호가 약 1.5V 레벨로 낮추어져 입력되면, 1.5V 레벨의 고전위 신호가 인에이블 단자(ENb)로 입력되더라도 NMOS 트랜지스터인 제3트랜지스터(13)의 턴온 동작이 제대로 이루어지지 않게 된다.
도 2는 높은 레벨(약 5V)의 인에이블 신호(a2)가 인가된 경우 전압레벨 변경회로(10)의 신호를 시뮬레이션한 그래프이고, 도 3은 낮은 레벨(약 1.5V)의 인에이블 신호(c2)가 인가된 경우 전압레벨 변경회로(10)의 신호를 시뮬레이션한 그래프이다.
도 2 와 도 3의 그래프에서 X축은 시간축을 의미하고, Y축은 전압을 의미한다.
또한, 도 2와 도 3의 위로부터 첫번째 그래프(a1, c1)는 전원신호를 측정한 것이고, 두번째 그래프(a2, c2)는 인에이블 신호를 측정한 것이다. 그리고, 세번째 그래프(b1, d1)는 제1트랜지스터(11)의 드레인 신호를 측정한 것이고, 네번째 그래프(b2, d2)는 출력신호를 측정한 것이다.
도 2를 참조하면, 높은 레벨(약 5V)의 인에이블 신호(a2)가 인가된 경우, 앞에서 설명한 것처럼, 각 신호가 정상적으로 처리되고 있음을 확인할 수 있다.
가령, 인에이블 신호(a2)가 고전위이면, 제1트랜지스터(11)의 드레인 신호(b1)는 저전위이고, 출력신호(b2)는 고전위가 된다.
그러나, 도 3을 참조하면, 낮은 레벨(약 1.5V)의 인에이블 신호(c2)가 인가된 경우, 제1트랜지스터(11)의 턴온 동작이 제대로 이루어지지 않으며, 따라서 출력신호(d2)는 전위가 제어되지 않은 채 불안정한 상태가 됨을 확인할 수 있다.
따라서, 전압레벨 변경회로(10)의 동작 신뢰성이 현저히 저하되는 문제점이 있다.
실시예는, 반도체 소자의 고집적화와 저전력 추세에 따라 점차 낮은 전압 레벨의 인에이블 신호가 사용되더라도, 인에이블 신호의 전위 상태에 따라 트랜지스터의 턴온/턴오프 동작이 안정적으로 이루어지도록 하는 전압레벨 변경회로를 제공한다.
실시예에 따른 전압레벨 변경회로는 고전압의 제1전원이 입력되는 제1전원단자; 인에이블 신호가 입력되는 인에이블 단자; 제1전원과 고전위 인에이블 신호의 중간 전위를 갖는 제2전원이 입력되는 제2전원단자; 인에이블 단자에 연결되는 제1인버터 및 제2인버터; 소스가 제2인버터에 연결된 제1트랜지스터; 드레인이 제1트랜지스터의 드레인과 연결되고, 소스가 제2전원단자와 연결되며, 게이트가 제1인버터의 출력단과 연결된 제2트랜지스터; 게이트가 제1트랜지스터의 드레인에 연결된 제3트랜지스터; 게이트가 제1트랜지스터의 드레인에 연결되고, 드레인이 제3트랜지스터의 드레인에 연결되며, 소스가 제1전원단자와 연결된 제4트랜지스터를 포함한다.
실시예에 의하면, 낮은 전압 레벨의 인에이블 신호가 사용되더라도, 인에이블 신호의 전위 상태에 따라 트랜지스터의 턴온/턴오프 동작이 안정적으로 이루어질 수 있으므로, 전압레벨 변경회로의 동작 신뢰성을 향상시킬 수 있는 효과가 있 다.
또한, 트랜지스터의 동작 임계 전압보다 낮은 전압 레벨의 고전위 인에이블 신호가 인가되더라도 트랜지스터가 동작될 수 있으므로, 고집적화 및 저전력화된 반도체 소자 상에 전압레벨 변경회로를 구현할 수 있는 효과가 있다.
첨부된 도면을 참조하여 실시예에 따른 전압레벨 변경회로에 대하여 상세히 설명한다.
도 4는 실시예에 따른 전압레벨 변경회로(100)의 구성 요소를 개략적으로 도시한 회로도이다.
도 4를 참조하면, 실시예에 따른 전압레벨 변경회로(100)는 제1전원단자(VPP), 출력단자(OUT), 인에이블 단자(ENb), 제2전원단자(VCCI), 제1인버터(110), 제2인버터(120), 제1트랜지스터(130), 제2트랜지스터(140), 제3트랜지스터(150), 제4트랜지스터(160)를 포함하여 이루어진다.
상기 제1전원단자(VPP)는 고전압의 제1전원이 인가되는 단자이다.
상기 출력단자(OUT)는 출력신호를 외부로 전달하는 단자이다.
상기 인에이블 단자(ENb)는 출력신호의 전위를 제어하는 인에이블 신호가 입력되는 단자이다.
상기 제2전원단자(VDDI)는 제1전원과 고전위(Logic High) 인에이블 신호의 중간 전위를 갖는 제2전원이 인가되는 단자이다.
또한, 제1트랜지스터(130)와 제3트랜지스터(150)는 NMOS 트랜지스터로 구비되고, 제2트랜지스터(140)와 제4트랜지스터(160)는 PMOS 트랜지스터로 구비된다.
이와 같은 실시예에 따른 전압레벨 변경회로(100)의 연결 구성에 대하여 설명하면 다음과 같다.
상기 인에이블 단자(ENb)는 제1인버터(110), 제2인버터(120)를 경유하여 제1트랜지스터(130)의 소스와 연결된다.
상기 제1트랜지스터(130)의 드레인은 제2트랜지스터(140)의 드레인과 연결되고, 제2트랜지스터(140)의 소스는 제2전원단자(VCCI)와 연결된다.
또한, 상기 제1트랜지스터(130)의 게이트는 접지되고, 제2트랜지스터(140)의 게이트는 제1인버터(110)와 제2인버터(120) 사이에 연결된다.
상기 제1트랜지스터(130)와 제2트랜지스터(140)를 연결하는 라인은 분기되어 제3트랜지스터(150)의 게이트 및 제4트랜지스터(160)의 게이트와 연결되고, 제3트랜지스터(150)의 드레인과 제4트랜지스터(160)의 드레인은 출력단자(OUT)와 연결된다.
상기 제3트랜지스터(150)의 소스는 접지되고, 제4트랜지스터(160)의 소스는 제1전원단자(VPP)와 연결된다.
이하, 실시예에 따른 전압레벨 변경회로(100)의 동작에 대하여 설명하면 다음과 같다.
첫째, 인에이블 단자(ENb)에 저전위(VSS)신호가 입력되면, 제1인버터(110)은 저전위 신호를 고전위 신호로 반전시킨다.
또한, 제2인버터(120)는 상기 반전된 고전위 신호를 저전위 신호로 반전하여 제1트랜지스터(130)의 소스로 전달한다.
상기 제1인버터(110)에서 반전된 고전위 신호는 제2트랜지스터(140)의 게이트에 입력되고, 상기 제2트랜지스터(140)는 소스를 통하여 제2전원이 인가된 상태이므로, 중간 전위 상태로 턴오프된다.
제2인버터(120)를 통하여 저전위 상태로 반전된 신호는 제1트랜지스터(130)의 소스에 입력되고, 중간 전위 상태로 턴오프된 제2트랜지스터(140)의 게이트는 고전위 신호가 입력된 상태이므로 제1트랜지스터(130)는 턴온된다.
따라서, 중간 전위 상태로 턴오프된 제2트랜지스터(140)의 드레인 라인에 대하여 제1트랜지스터(130)의 소스 라인에 저전위 신호가 인가된다.
상기 제1트랜지스터(130)와 제2트랜지스터(140) 사이의 분기 라인은 저전위 상태이므로 NMOS 트랜지스터인 제3트랜지스터(150)가 턴오프되고, PMOS 트랜지스터인 제4트랜지스터(160)가 턴온된다.
따라서, 제3트랜지스터(150)와 제4트랜지스터(160) 사이에서 분기된 출력단자(OUT)에 고전위 상태인 전원이 출력된다.
즉, 실시예에 따른 전압레벨 변경회로(100)에 저전위 인에이블 신호가 입력되면 고전위 출력신호가 생성됨으로써 반도체 메모리 소자의 제어 전압을 선택적으로 상승시킬 수 있다.
둘째, 인에이블 단자(ENb)에 고전위 신호가 입력되면, 제1인버터(110)를 통하여 고전위 신호가 저전위 상태로 전환되고, 제2트랜지스터(140)의 게이트에 저전 위 신호가 입력된다.
또한, 제1인버터(110)를 통하여 저전위 상태로 전환된 신호는 제2인버터(120)를 통하여 고전위 신호로 반전되고, 반전된 고전위 신호는 제1트랜지스터(130)의 소스에 입력된다.
한편, 상기 제2인버터(120)를 통하여 반전된 고전위 신호는 제1트랜지스터(130)의 소스에 입력되고, 중간 전위 상태인 제1트랜지스터(130)는 턴오프된다.
상기 제2트랜지스터(140)는 게이트에 저전위 신호가 인가된 상태이므로, 제2트랜지스터(140)는 턴온되고, 제1트랜지스터(130)와 제2트랜지스터(140) 사이의 분기 라인에 제2전압이 인가된다.
따라서, 제3트랜지스터(150)의 게이트에 제2전압이 인가되고, 제3트랜지스터(150)가 턴온됨으로써 제4트랜지스터(160)는 중간 전위 상태로 턴온된다.
상기 출력 단자(OUT)는 제3트랜지스터(150) 및 제4트랜지스터(160)에 의하여 저전위 신호를 출력한다.
즉, 실시예에 따른 전압레벨 변경회로(100)에 고전위 인에이블 신호가 입력되면 저전위 출력신호가 생성됨으로써 반도체 메모리 소자의 제어 전압을 선택적으로 통과시킬 수 있다.
이와 같이, 실시예에 따른 전압레벨 변경회로(100)는 제1전원과 제2전원의 두개의 전원을 사용하고, 제1트랜지스터(130)의 소스와 연결된 접지를 제거함으로써 중간 전위 개념을 적용시킬 수 있다.
따라서, 반도체 소자의 고집적화와 저전력 추세에 따라 점차 낮은 전압 레벨 의 인에이블 신호가 사용되더라도 실시예에 따른 전압레벨 변경회로(100)는 출력신호를 안정적으로 유지할 수 있다.
예를 들어, 신호 레벨이 약 5V로부터 1.5V로 점차 낮아지더라도, 인에이블 신호가 NMOS 트랜지스터의 턴온 동작을 가능하게 할 수 있다.
도 5는 낮은 레벨(약 1.5V)의 인에이블 신호(e2)가 인가된 경우 실시예에 따른 전압레벨 변경회로(100)의 신호를 시뮬레이션한 그래프이다.
도 5의 그래프에서 X축은 시간축을 의미하고, Y축은 전압을 의미한다.
또한, 도 2와 도 3의 위로부터 첫번째 그래프(e1)는 전원신호를 측정한 것이고, 두번째 그래프(e2)는 인에이블 신호를 측정한 것이다. 그리고, 세번째 그래프(f1)는 제1트랜지스터(130)의 드레인 신호를 측정한 것이고, 네번째 그래프(f2)는 출력신호를 측정한 것이다.
도 5를 참조하면, 낮은 레벨(약 1.5V)의 인에이블 신호(a2)가 인가된 경우, 도 2를 참조하여 설명한 것처럼, 각 신호가 정상적으로 처리되고 있음을 확인할 수 있다.
가령, 인에이블 신호(e2)가 고전위이면, 제1트랜지스터(130)의 드레인 신호(f1)는 저전위이고, 출력신호(f2)는 고전위가 된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 전압레벨 변경회로의 구성 요소를 개략적으로 도시한 회로도.
도 2는 높은 레벨의 인에이블 신호가 인가된 경우 전압레벨 변경회로의 신호를 시뮬레이션한 그래프.
도 3은 낮은 레벨의 인에이블 신호가 인가된 경우 전압레벨 변경회로의 신호를 시뮬레이션한 그래프.
도 4는 실시예에 따른 전압레벨 변경회로의 구성 요소를 개략적으로 도시한 회로도.
도 5는 낮은 레벨의 인에이블 신호가 인가된 경우 실시예에 따른 전압레벨 변경회로의 신호를 시뮬레이션한 그래프.

Claims (6)

  1. 고전압의 제1전원이 입력되는 제1전원단자; 인에이블 신호가 입력되는 인에이블 단자; 제1전원과 고전위 인에이블 신호의 중간 전위를 갖는 제2전원이 입력되는 제2전원단자;
    인에이블 단자에 연결되는 제1인버터 및 제2인버터;
    소스가 제2인버터에 연결된 제1트랜지스터;
    드레인이 제1트랜지스터의 드레인과 연결되고, 소스가 제2전원단자와 연결되며, 게이트가 제1인버터의 출력단과 연결된 제2트랜지스터;
    게이트가 제1트랜지스터의 드레인에 연결된 제3트랜지스터;
    게이트가 제1트랜지스터의 드레인에 연결되고, 드레인이 제3트랜지스터의 드레인에 연결되며, 소스가 제1전원단자와 연결된 제4트랜지스터를 포함하는 전압레벨 변경회로.
  2. 제1항에 있어서,
    제3트랜지스터의 소스는 접지된 것을 특징으로 하는 전압레벨 변경회로.
  3. 제1항에 있어서,
    제1트랜지스터의 게이트는 접지된 것을 특징으로 하는 전압레벨 변경회로.
  4. 제1항에 있어서,
    제3트랜지스터의 드레인과 제4트랜지스터의 드레인은 출력단자와 연결된 것을 특징으로 하는 전압레벨 변경회로.
  5. 제1항에 있어서,
    제1트랜지스터 및 제3트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전압레벨 변경회로.
  6. 제1항에 있어서,
    제2트랜지스터 및 제4트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 전압레벨 변경회로.
KR1020070090757A 2007-09-07 2007-09-07 전압레벨 변경회로 KR100845106B1 (ko)

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