KR100837554B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로서, CORE 영역이 형성된 제1 웨이퍼를 제조하는 단계, I/O 영역이 형성된 제2 웨이퍼를 제조하는 단계, 및, 상기 제1, 제2 웨이퍼를 결합하는 단계를 포함하여 구성되어,
한 쌍의 웨이퍼에 CORE 영역과 I/O 영역을 각각 형성하고, 연결전극 등의 전기적 연결수단으로 웨이퍼들을 연결함으로써, CORE 영역과 I/O 영역의 게이트 산화막의 두께 조절을 위한 마스크 공정과 식각 공정을 수행할 필요가 없게 되어, 제조 시간이 단축되고 제조 비용이 월등이 저감되는 효과가 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and the Fabricating Method thereof}
도 1은 종래의 반도체 소자 제조 방법을 개념적으로 도시한 도,
도 2는 본 발명에 따른 반도체 소자 제조 방법을 개념적으로 도시한 도,
도 3은 본 발명에 따른 반도체 소자를 개념적으로 도시한 도,
도 4a는 반도체 소자의 CORE 영역을 도시한 도,
도 4b는 반도체 소자의 I/O 영역을 도시한 도이다.
<도면의 주요 부분에 대한 부호 설명>
W1 : 제1 웨이퍼 W2 : 제2 웨이퍼
10 : CORE 영역 20 : I/O 영역
30 : 연결전극 S/D : 소스/드레인
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 반도체 소자의 CORE 영역과 I/O 영역을 독립된 공정으로 분리하여 제조하는 반도체 소자 제조 방법에 관한 것이다.
일반적으로 반도체 소자들은 크게 CORE 영역과 I/O(input/output) 영역으로 나뉘어져 있다. 상기 CORE 영역은 해당 반도체 소자의 특성이 가장 잘 구현되어 있는 부분이며 또한 반도체 소자의 목적 및 형태에 따라서 전반적인 공정상의 확연한 차이점을 가지게 되는 부분이다. 그리고 CORE 영역의 경우, 소자의 높은 집적도를 요구하는 영역이기도 하다. 이러한 높은 집적도에 대한 요구에 따라서 일반적으로 CORE 영역은 소자 내의 다른 영역보다도 더 정밀한 디자인룰(design rule)이 적용되게 되어, CORE 영역 공정시에는 보다 정밀한 공정이 적용되어야 하는 경우가 많다.
이와 반대로 반도체 소자의 I/O 영역은 일반적으로 소자의 작동 전압이 인가되는 영역으로, 디자인룰의 관점에서 보았을 때, I/O 영역 공정시에는 CORE 영역 공정시에 요구되는 정밀도보다 그 정밀도가 덜하다. 예를 들어, 90㎚ FCT(Foundry Compatible Technology : 공정기술표준)공정에서 사용되는 CORE 영역의 저전압 트랜지스터의 경우, 이전의 0.13㎛ 테크놀로지 노드(technology node)에서 요구되어지던 1.5V나1.2V보다도 더 낮은 1.0V의 작동 전압을 사용하며 높은 집적도를 요구함에 따라 트랜지스터의 크기가 작아지고 디자인룰도 이전 테크놀로지 노드에서의 경우보다 더 정밀한 수준이 요구된다. 그러나, 90㎚ FCT 공정에서 I/O 영역에서는 여전히 이전 테크놀로지 노드에서 사용하던 3.3V나2.5V의 작동전압을 사용되는데, 트랜지스터의 제조에 있어서 I/O 영역의 공정은 CORE 영역의 제조공정에서 요구되는 정밀한 디자인룰이나 정밀한 공정기술이 필요하지 않다. 즉, 한 세대 앞선 테크놀로지 노드의 반도체 소자의 경우, CORE 영역에서는 보다 정밀한 공정기술이나 공정장비가 요구되지만 I/O 영역에서는 CORE 영역에서 요구되는 정밀한 공정기술이나 공정장비가 필요하지 않으며 이전의 테크놀로지 노드에서 사용하던 기존 공정기술 및 장비를 사용하여 충분히 구현할 수 있다.
그러나, 도 1에 도시된 바와 같이, 종래의 반도체 소자 제조에 있어서, CORE 영역 및 I/O 영역은 동일 웨이퍼 내에서 동일한 공정을 진행해가면서 최종적으로 구현되므로 I/O 영역의 제조 비용이 불필요하게 과다해지는 문제점이 있다.
또한, CORE 영역과 I/O 영역의 형성을 위해 별도의 마스크 공정 등이 요구되어 제조 시간이나 비용 측면에서 비효율적이다는 문제점이 있다.
본 발명은 테크놀로지 노드의 변화에 따라서 불필요하게 높아지는 I/O 영역의 제조 비용을 저감하여 최종 반도체 소자의 제조 비용을 낮출 수 있는 반도체 소자 제조 방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은,
CORE 영역이 형성된 제1 웨이퍼를 제조하는 단계;
I/O 영역이 형성된 제2 웨이퍼를 제조하는 단계; 및,
상기 제1에 형성된 CORE 영역과 상기 제2 웨이퍼의 I/O 영역을 연결전극을 사용하여 전기적으로 연결하는 단계를 포함하여 이루어진다.
삭제
삭제
삭제
또한, 상기 제1, 제2 웨이퍼를 결합하는 단계는 연결전극을 사용하는 것을 특징으로 한다.
또한, 상기 제1 웨이퍼 제조시 작동 전압은 상기 제2 웨이퍼 제조 작동 전압보다 작은 것을 특징으로 한다.
또한, 상기 제1 웨이퍼 제조시 작동 전압은 1.0 내지 1.5볼트이고 상기 제2 웨이퍼 제조시 작동 전압은 1.8볼트, 2.5볼트 또는 3.3볼트 중 어느 하나인 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자는,
CORE 영역이 형성된 제1 웨이퍼;
I/O 영역이 형성된 제2 웨이퍼; 및,
상기 제1 웨이퍼의 CORE 영역과 상기 제2 웨이퍼의 I/O 영역을 전기적으로 연결하는 연결전극을 포함하여 구성된 것을 특징으로 한다.
삭제
삭제
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구 성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
도 2는 본 발명에 따른 반도체 소자 제조 방법을 개념적으로 도시한 도면이고, 도 3은 본 발명에 따른 반도체 소자를 개념적으로 도시한 도면이며, 도 4a는 반도체 소자의 CORE 영역을 도시한 도면이고, 도 4b는 반도체 소자의 I/O 영역을 도시한 도면이다.
도 2에 도시된 바와 같이, 한 쌍의 웨이퍼(W1, W2)를 준비한 후, 제1 웨이퍼(W1)에는 기존의 불화아르곤 리소그라피(ArF lithography) 공정기술과 같이 높은 정밀도를 요구하고, 공정비용이 비싼 공정으로 CORE 영역(10)을 형성한다. 그리고, 제1 웨이퍼 형성과 동시에 또는 제1 웨이퍼를 형성한 후에 제2 웨이퍼(W2)에 기존의 불화크립톤 리소그라피(KrF lithography) 공정기술과 같이 CORE 영역(10) 보다는 정밀도가 덜 요구되고, 비용이 저렴한 공정으로 I/O 영역(20)을 형성한다.
하기 [표 1]은 상기 제1 웨이퍼(W1)와 제2 웨이퍼(W2)를 형성하기 위한 일례로서 FCT(Foundary Compatible Technology) Generic Logic 소자의 CORE 영역과 I/O 영역별 작동 전압과 최소 채널 길이를 나타낸 표이다.
영역 CORE(low voltage area) I/O(High voltage area)
테크놀로지 노드 0.18㎛ 0.13㎛ 90㎚ 0.18㎛ 0.13㎛ 90㎚
작동전압(V) 1.8 1.2 1.0 3.3 3.3 2.5 3.3 2.5 1.8
채널길이(㎚) NMOS기준 160 110 60 330 330 260 330 260 150
상기 [표 1]에서 알 수 있듯이, CORE 영역과 달리 I/O 영역은 정밀한 디자인룰이 요구되지 않으므로 I/O 영역을 형성하는 공정은 CORE 영역 형성공정에서 요구되는 수준의 정밀한 공정기술 및 장비가 필요하지 않는 부분이 많다.
예를 들어, CORE 영역의 게이트 패터닝은 정밀한 불화아르곤 리소그라피(ArF lithography) 공정기술이 요구되지만 I/O 영역에서는 덜 정밀한 불화크립톤 리소그라피(KrF lithography) 공정기술로도 충분히 적용 가능하다.
즉, 테크놀로지 노드가 0.13㎛인 경우 CORE 영역을 형성하기 위한 제조시 작동전압은 1.2V이고 이때 채널길이는 110㎚로 형성되지만, I/O 영역을 형성하기 위한 작동전압은 채널길이가 330㎚인 경우 제조시 작동전압은 3.3V, 채널길이가 260㎚인 경우 2.5V의 작동전압으로서, I/O 영역을 형성하기 위한 공정기술은 CORE 영역을 형성하기 위한 공정기술에 비해 덜 정밀해도 충분히 원하는 수준의 반도체 소자를 제조할 수 있다.
상기와 같이, 제1 웨이퍼 제조시 작동 전압은 상기 제2 웨이퍼 제조시 작동 전압보다 작게 하여 제1, 제2 웨이퍼를 제조한다.
보다 바람직하게는, 상기 제1 웨이퍼 제조시 작동 전압은 1.0 내지 1.8 볼트이고 상기 제2 웨이퍼 제조시 작동 전압은 1.8 내지 3.3 볼트로 하여 제1, 제2 웨이퍼를 제조한다.
물론, 상기 제1, 제2 웨이퍼에 CORE 영역과 I/O 영역을 형성하기 위한 요소는 작동 전압뿐만 아니라, 채널 길이에 따라 소정의 범위에서 작동 전압이 변경될 수 있다는 것은 [표 1]로부터 자명하다.
그 다음, 상기 제1, 제2 웨이퍼(W1, W2)를 결합한다.
상기 웨이퍼들을 결합하는 방식은 wafer-level 3D integrated circuit로 알려진 결합 공정으로 수행될 수 있다. 도 3은 본 발명에 따른 반도체 소자를 개념적으로 도시한 도면, 특히 알려진 반도체 소자 결합 공정을 적용하여 연결전극이 형성된 반도체 소자를 개념적으로 도시한 도면으로써, CORE 영역(10)과 I/O 영역(20)을 서로 대향되게 배치한 후, 통상의 배선 형성 공정으로 연결전극(30)을 형성하여 CORE 영역이 형성된 상기 제1 웨이퍼와 I/O 영역이 형성된 상기 제2 웨이퍼를 전기적으로 연결하여 결합한다.
미설명 도면부호 21, 22, 23은 I/O 셀이다.
본 명세서에서는 연결전극으로 전기적으로 연결하여 제1, 제2 웨이퍼들을 결합하는 것을 예시하였으나, 전기적 연결을 가능하게 하는 모든 수단을 이용하여 각기 다른 디자인룰을 적용하여 제조된 각종 소자가 형성된 웨이퍼들을 연결할 수 있다는 것은 당업자에게 자명하다.
상기와 같은 본 발명의 반도체 소자 제조 방법을 종래의 단일 웨이퍼에 CORE 영역과 I/O 영역을 형성하는 제조 방법과 비교하면 다음과 같다.
도 4a는 CORE 영역, 도 4b는 I/O 영역을 도시한 단면도로서 CORE 영역과 I/O 영역 간의 차이점이 도시되어 있다. 도 4a 및 4b에 도시된 바와 같이, CORE 영역은 게이트 산화막(G1)의 두께(T1)가 얇고 채널길이(L1)가 짧은 반면, I/O 영역은 게이트 산화막(G2)의 두께(T2)가 CORE 영역에 비해 두껍고 채널길이(L2)가 길다. 따라서, CORE 영역과 I/O 영역을 동일 웨이퍼에서 동시에 형성하는 경우에는 CORE 영역과 I/O 영역의 게이트 산화막의 두께 조절을 위한 마스크 공정과 식각 공정이 필요하게 된다.
그러나, 본 발명의 반도체 소자 제조 방법으로 제조하면, 한 쌍의 웨이퍼(W1, W2)에 CORE 영역(10)과 I/O 영역(20)을 각각 형성하고, 연결전극(30) 등의 전기적 연결수단으로 웨이퍼들을 연결하여 결합하므로, CORE 영역과 I/O 영역의 게이트 산화막의 두께 조절을 위한 마스크 공정과 식각 공정을 수행할 필요가 없게 되어, 제조 시간과 제조 비용 면에서 월등히 개선된다.
이상과 같이 본 발명에 따른 반도체 소자 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 반도체 소자 제조 방법에 의하면,
한 쌍의 웨이퍼에 CORE 영역과 I/O 영역을 각각 형성하고, 연결전극 등의 전기적 연결수단으로 웨이퍼들을 연결함으로써, CORE 영역과 I/O 영역의 게이트 산화 막의 두께 조절을 위한 마스크 공정과 식각 공정을 수행할 필요가 없게 되어, 제조 시간이 단축되고 제조 비용이 월등이 저감되는 효과가 있다.

Claims (5)

  1. CORE 영역이 형성된 제1 웨이퍼를 제조하는 단계;
    I/O 영역이 형성된 제2 웨이퍼를 제조하는 단계; 및,
    상기 제1 웨이퍼에 형성된 CORE 영역과 상기 제2 웨이퍼의 I/O 영역을 연결전극을 사용하여 전기적으로 연결하는 단계를 포함하고,
    상기 제1 웨이퍼 제조시 작동 전압은 상기 제2 웨이퍼 작동 전압보다 작은 반도체 소자 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 웨이퍼 제조시 작동 전압은 1.0 내지 1.5볼트이고 상기 제2 웨이퍼 제조시 작동 전압은 1.8볼트, 2.5볼트 또는 3.3볼트 중 어느 하나인 반도체 소자 제조 방법.
  5. 삭제
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