KR100837553B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

반도체 소자 제조 방법에 관한 것으로, 그 목적은 플라즈마 방식에 의한 불소 함유 산화막 증착시 캐리어 트랩에 의한 소자의 오동작을 방지하는 데 있다. 이를 위해 본 발명에서는 고밀도 플라즈마 방법에 의한 일반 산화막 및 불소 함유 산화막 형성시 공정조건을 최적화하여, 즉 웨이퍼에 전력을 인가하지 않은 상태에서 상온 내지 300℃ 이하의 온도 및 1000 W 내지 3000 W의 전력으로 제1일반산화막을 형성하고, 웨이퍼에 전력을 인가한 상태에서 300℃ 내지 450℃ 이하의 온도 및 1000 W 내지 5000 W의 전력으로 불소함유 산화막을 형성함으로써, 캐리어의 트랩을 감소시킨다.
불소, 트랩, 고밀도플라즈마

Description

반도체 소자 제조 방법 {Fabrication method of semiconductor device}
도 1a 및 1b는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속 배선층 상부에 불소 함유 산화막을 사용하여 절연체층을 형성하는 방법에 관한 것이다.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.
최근 금속 배선층 상에 형성하는 절연체층으로서 낮은 유전상수를 갖는 불소 함유 산화막을 선호하고 있다.
그러나, 불소 함유 산화막에서는 불소가 상부로 이동하여 금속과 산화막 사이의 계면에 축적됨으로써 열공정 진행시 금속배선을 들뜨게 하는 현상인 디라미네 이션(delamination)을 유발하는 문제점이 있었다.
불소 함유 산화막은 일반적으로 고밀도 플라즈마 방식으로 증착하는데, 이 때 플라즈마의 영향으로 게이트 산화막 등에 전자와 같은 캐리어들이 트랩(trap)되어 소자의 문턱 전압(threshold voltage) 및 구동 전압을 변화시킴으로써, 소자의 정상적인 작동을 방해하는 문제점이 있었다.
이러한 캐리어 트랩을 방지하기 위해 불소 함유 산화막의 증착 전에 불소가 함유되지 않은 일반 산화막을 얇게 증착하였으나, 캐리어의 트랩으로 인한 소자의 오동작은 여전히 발생하는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 고밀도 플라즈마 방법에 의한 불소 함유 산화막 증착시 캐리어 트랩에 의한 소자의 오동작을 방지하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 고밀도 플라즈마 방법에 의한 일반 산화막 및 불소 함유 산화막 형성시 공정조건을 최적화하여 캐리어의 트랩을 감소시킨다.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 웨이퍼 상에 형성된 금속 배선층 상에 고밀도 플라즈마 방법에 의해 상온 내지 300℃ 이하의 온도 및 1000 W 내지 3000 W의 전력으로 제1일반산화막을 형성하는 단계; 제1일반산화막 상에 고밀도 플라즈마 방법에 의해 300℃ 내지 450℃ 이하의 온도 및 1000 W 내지 5000 W의 전력으로 불소함유 산화막을 형성하는 단계; 불소함유 산화막 상에 제2일반산화막을 형성하는 단계; 제2일반산화막, 불소함유 산화막, 및 제1일반산화막의 일부분을 식각하여 금속 배선층을 노출시키도록 비아를 형성하고 비아를 금속물질로 충진하는 단계를 포함하여 이루어진다.
이 때, 제1일반산화막은 1000Å 이하의 두께로, 불소함유 산화막은 3000Å 내지 6000Å의 두께로 형성하는 것이 바람직하다.
또한, 고밀도 플라즈마 방법에서 제1일반산화막 형성시에는 웨이퍼에 전력을 인가하지 않고, 불소함유 산화막 형성시에는 웨이퍼에 전력을 인가하는 것이 바람직하다.
이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다.
도 1a 및 1b는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
먼저, 실리콘 기판(1) 상의 하부 산화막(2) 상에 금속 배선층(3)을 형성한 후 패터닝한다.
다음, 금속 배선층(3)을 포함하여 기판(1)의 상부 전면에 제1일반산화막(4)을 형성하고, 제1일반산화막(4) 상에 불소 함유 산화막(5)을 형성한다.
이 때 제1일반산화막(4)은 고밀도 플라즈마 방법을 이용하여 1000Å 이하의 얇은 두께로 형성하며, 증착시 온도는 상온 내지 300℃ 이하로, 압력은 1 mTorr 내지 10 mTorr로 한다. 또한, 아르곤, 산소, 사일렌(SiH4) 가스를 이용하는데, 아르곤 및 산소는 50 sccm 내지 200 sccm의 유량으로, 사일렌 가스는 200 sccm 이하의 유량으로 흘려주고, 플라즈마 발생을 위해 1000 W 내지 3000 W의 전력을 인가하되, 웨이퍼에는 전력을 인가하지 않는다.
일반적으로 고밀도 플라즈마 방법에서는 플라즈마 발생을 위해 전력을 인가하고, 이와는 별도로 웨이퍼에도 (-) 전압을 인가하여 플라즈마 (+) 이온들이 웨이퍼를 소정 각도를 가지고 가격하도록 하여 증착물질의 층덮힘(step coverage)을 향상시키는데, 이 때 웨이퍼에 인가되는 전력이 높으면 캐리어 트랩의 원인으로 작용하기 때문에 본 발명에서는 제1일반산화막을 얇게 형성할 때에는 웨이퍼에 전력을 인가하지 않는 것이다.
즉, 본 발명에서는 기존의 제1일반산화막 증착조건인 400℃의 증착온도와 3000W 이상의 전력보다 낮은 증착온도 및 전력으로 제1일반산화막을 형성함으로써, 캐리어들의 생성 가능성을 감소시키고 이미 생성된 캐리어들은 그 운동량이 감소하여 게이트 산화막 등에 트랩될 가능성이 현격히 줄어들도록 하며, 또한 웨이퍼에는 전력을 인가하지 않아 캐리어의 트랩 가능성을 최소화시킨 것이다.
한편, 불소 함유 산화막은 고밀도 플라즈마 방법으로 3000Å 내지 6000Å의 두께로 증착하며, 증착시 온도는 300℃ 내지 450℃의 온도로, 압력은 1 mTorr 내지 10 mTorr로 한다. 또한, 아르곤, 산소, 사일렌, 실리콘플로라이드 가스를 이용하는데, 아르곤 및 산소는 50 sccm 내지 200 sccm의 유량으로, 사일렌 및 실리콘플로라이드 가스는 200 sccm 이하의 유량으로 흘려준다. 전력은 플라즈마 발생을 위해 1000 W 내지 5000 W를 인가하고, 이 때에는 웨이퍼에도 전력을 인가하도록 한다.
다음, 불소 함유 산화막(5) 상에 제2일반산화막(6)을 두껍게 증착한다.
이후에는, 기존의 일반적인 반도체 소자 제조방법에 따라 제2일반산화막(6)을 화학기계적 연마한 후, 사진식각공정에 의해 금속 배선층(3)의 상부에 비아홀(100)을 형성하고 비아홀(100)의 내부를 도전성 금속(7)으로 충진시킨다.
상술한 바와 같이, 본 발명에서는 고밀도 플라즈마 방법으로 제1일반산화막 및 불소 함유 산화막을 형성할 때 증착온도 및 인가 전력을 조절하여 캐리어 트랩 가능성을 감소시키는 효과가 있다.
따라서, 캐리어 트랩에 기인한 소자의 불량발생을 방지하여 수율을 향상시키는 효과가 있다.

Claims (3)

  1. 웨이퍼 상에 형성된 금속 배선층 상에 제1고밀도 플라즈마 방법에 의해 1000 W 내지 3000 W의 전력으로 제1산화막을 형성하는 단계;
    상기 제1산화막 상에 제2고밀도 플라즈마 방법에 의해 1000 W 내지 5000 W의 전력으로 3000Å 내지 6000Å의 두께를 가지는 불소함유 산화막을 형성하는 단계;
    상기 불소함유 산화막 상에 제2산화막을 형성하는 단계; 및
    상기 제2산화막, 불소함유 산화막, 및 제1산화막의 일부분을 식각하여 상기 금속 배선층을 노출시키도록 비아를 형성하고 상기 비아를 금속물질로 충진하는 단계를 포함하며,
    상기 제1고밀도 플라즈마 방법으로 상기 제1산화막 형성시에는 상기 웨이퍼에 전력을 인가하지 않는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2일반산화막은 상기 제1산화막보다 두껍게 형성되는 것을 포함하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2고밀도 플라즈마 방법으로 상기 불소함유 산화막 형성시 상기 웨이퍼에 전력을 인가하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR19980040624A (ko) * 1996-11-29 1998-08-17 김광호 보이드 없는 층간 절연막 형성방법
KR100242508B1 (ko) * 1996-06-03 2000-02-01 가네꼬 히사시 반도체 디바이스 및 그 제조 방법

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