KR100832705B1 - 시스템 인 패키지의 비아 도금방법 및 그 시스템 - Google Patents
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Abstract
본 발명은 시스템 인 패키지의 비아 도금방법 및 그의 시스템에 관한 것으로서, 상세하게는 반도체 기판에 형성된 비아홀의 내부에 습윤 용해제를 흡착시키는 전처리공정과 상기 습윤 용해제가 흡착된 반도체 기판의 비아홀 내부에 도금층을 형성시키는 도금공정으로 이루어져, 비아홀의 도금공정 전에 전처리 공정에 의해 비아홀 내부의 습윤 및 흡착 특성을 향상시킴으로써 도금층의 형성이 용이한 시스템 인 패키지의 비아 도금방법 및 그 시스템을 제공하는 데 있다.
SIP, 딥 비아
Description
도 1 내지 도 3은 종래의 시스템 인 패키지의 비아 도금방법을 나타내는 단면도,
도 4 내지 도 7은 본 발명의 시스템인 패키지의 비아 도금방법을 나타내는 단면도,
도 8 및 도 9는 본 발명의 시스템인 패키지의 비아 도금 시스템의 전처리 장치의 개략적인 구성도,
도 10은 본 발명의 시스템 인 패키지의 비아 도금 시스템의 도금장치의 개략적인 구성도이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 40: 층간 절연막
50: 비아홀 60: 시드층
61: 시드층 패턴 70: 습윤 용해제
71: 웨팅층 72: 웨팅층 패턴
80: 구리도금층 81: 비아
90: 전처리 장치 91: 챔버
92: 홀더 93: 실링부
94: 압력부 100: 도금장치
110: 전해조 120: 웨이퍼 전극
130: 구리전극
본 발명은 시스템 인 패키지의 비아 도금방법 및 그 시스템에 관한 것으로서, 반도체 기판에 형성된 비아홀의 도금공정 전에 전처리 공정에 의해 웨팅층을 형성하여 도금층의 형성이 원활히 이루어지는 시스템 인 패키지의 비아 도금방법 및 그 시스템에 관한 것이다.
최근 반도체 기술에 있어 복잡한 회로구성을 재현하기 위하여 반도체 공정의 미세 회로 제조기술 뿐만 아니라, 여러 반도체 칩들의 적층을 통한 반도체 소자 제조방법이 활발히 개발 중이다. 이때, 여러 종류의 반도체 소자를 칩 또는 웨이퍼 상태로 적층하고 비아로 연결하여 구성하는 방법을 시스템이 패키지(System In Package, 이하 SIP)라 명명한다. 이러한 SIP 기술은 여러 칩들을 수직으로 쌓으므로써, 반도체 소자의 소형화가 가능한 장점을 가지고 있다. 이러한 SIP의 핵심기술은 칩들간의 상호 연결을 위한 비아의 형성 기술이다. 특히, 칩들을 연결시키기 위해서는 크게는 100㎛ 이상의 깊이를 가지는 딥 비아(deep via) 형성 기술이 필요하다. 그러나 현재 딥 비아의 갭필(gap-fill)을 위해 구리도금(Cu Plating) 방법이 주로 이용되는데, 구리도금을 이용한 딥 비아 갭필의 경우 딥 비아의 안쪽까지 구리이온들이 확산하기 어렵기 때문에 도금속도가 대단히 느릴 뿐만 아니라 딥 비아를 보이드(void) 없이 갭필하는 것 또한 어려움이 있는 것이 사실이다.
도 1 및 도 3은 반도체 기판(1) 상의 비아홀(2)에 일반적인 구리도금층(3)을 형성하는 보텀-업에 대한 원리를 나타내는 단면도이다.
도 1에 도시된 바와 같이, 도금공정 초기에는 반응 촉진제(accelerator)와 반응 억제제(supressor)가 비아홀(2) 내외부 같은 농도로 흡착하게 된다.
도 2 및 도 3에 도시된 바와 같이, 도금공정이 진행됨에 따라 단위 면적당 반응 촉진제의 양, 즉 반응 촉진제의 농도가 급격히 증가하면서 비아홀 내부에서의 도금속도가 외부보다 빨라져서 보텀-업에 의해 갭필이 가능해진다.
이러한 전기도금법에 의한 구리도금의 형성방법은 크기가 작은 다마신 공정의 비아홀에 대해서는 문제가 없으나, 높은 종횡비(aspect ratio)를 가지면서 크기가 큰 비아홀에 대해서는 보이드(void)를 발생시켜 신뢰성 측면에서 심각한 문제를 야기시킨다.
따라서, 크기와 종횡비가 큰 딥 비아홀에서는 비아홀 내부로의 도금액이 습윤(wetting) 또는 흡착되지 않아서 상기 비아홀 내부는 구리도금층이 충분히 형성되지 않고 입구 부위에서는 구리도금층이 먼저 형성된다. 이는 상기 비아홀의 깊고 좁은 형태로 형성되어 그 내측까지 구리이온의 확산(diffusion)이 이루어지지 않으므로 구리도금층이 형성된 후 상기 비아 내부에 보이드가 발생하는 문제가 있고, 또한 도금 속도 느린 문제점이 있다.
이와 같이, 상기 보이드가 발생할 경우 구리도금층으로 형성된 비아는 그 역할을 충분히 수행하지 못하며 이로 인해 반도체 소자의 신뢰도가 저하되는 문제점을 있다.
본 발명의 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 시스템 인 패키지의 비아홀 도금공정 전에 전처리 공정에 의해 비아홀 내부에 웨팅층을 형성하여 습윤 및 흡착 특성을 향상시킴으로써 비아홀 내에서 구리이온의 확산을 활성화 시켜서 구리도금이 원활히 이루어질 뿐만 아니라 이에 의해 보이드 발생을 차단할 수 있는 시스템 인 패키지의 비아 도금방법 및 그 시스템을 제공하는 데 있다.
본 발명의 시스템 인 패키지의 비아 도금 시스템은, 반도체 기판에 형성된 비아홀 내부에 습윤 용해제가 흡착되도록 침투시키는 전처리 장치와; 상기 전처리 장치에 의해 습윤 용해제가 흡착된 반도체 기판의 패턴에 도금층을 형성하는 도금장치를 포함한다.
또한, 본 발명의 시스템 인 패키지의 비아 도금방법은, 비아홀이 형성된 반도체 기판에 시드층을 형성하는 단계; 상기 비아홀에 형성된 시드층으로 습윤 용해제를 흡착시켜서 웨팅층을 형성하는 전처리 단계; 상기 웨팅층이 형성된 비아홀에 도금층을 형성시키는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 시스템 인 패키 지의 비아 도금방법 및 그 시스템에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명의 다양한 다른 형태를 구현할 수 있을 것이다.
한편, 어떤 층이나 다른 층 또는 반도체 기판의 '상' 또는 '위'에 있다라고 기재되는 경우에 상기 어떤 층은 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 층이 개재되어 질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다.
도 8 및 도 10은 본 발명의 시스템 인 패키지의 비아 도금시스템을 나타내는 도면이다.
도 8을 참조하면 본 발명의 시스템 인 패키지의 비아 도금시스템은 전처리 장치(90)와 도금장치(100)로 이루어진다.
도 8에 도시된 바와 같이, 상기 전처리 장치(90)는 챔버(91), 압력부(94), 실링부(93)를 포함한다.
상기 챔버(91)(pre-wet chamber)는 반도체 기판(10)의 전처리 공정이 이루지는 수단으로, 상기 반도체 기판(10)을 고정시키는 홀더(92)가 챔버(91)의 상면에 형성되어 있으며, 상기 챔버(91) 내부로는 상기 반도체 기판(10) 상에 형성된 비아홀에 도금층 형성이 원활히 이루어지도록 흡착특성을 향상시키기 위한 습윤 용해제(70)(pre-wetting solution)로서 DI 워터(Deionized Water)가 채워지게 된다. 상기 DI 워터는 물속에 녹아있는 이온이 모두 제거된 상태 즉, 불순물이 전혀 없는 순수한 물이다.
따라서, 상기 DI 워터를 상기 반도체 기판(10)의 비아홀 내부로 침투시키면 상기 반도체 기판(10)의 패턴 내외부는 상기 DI 워터에 젖은 상태(wetting)가 되어, 이후 도금공정 시 도금액의 흡착이 원활히 이루어지게 된다.
여기서, 상기 습윤 용해제(70)는 DI 워터 또는 DI 워터 와 H2SO4 용액의 혼합물을 사용하며, 경우에 따라 DI 워터,또는 DI 워터 와 H2SO4 용액의 혼합물에 유기첨가제(organic additive)를 혼합하여 사용한다.
상기 유기첨가제는 SPS(bis-(sodium-sulfopropyl)-disulfide), 3-Mercapto-1-propanesulfonic acid, polyethylene, polypropylene glycols, polyoxyehtylene lauryl ether, polyethynene oxide, alkoxylated beta-naphtol, alkyl naphthalene sulphonates, soluble polyimine, polyamid, sulfopropylated polyethylene imine 또는 상기 물질들의 혼합물이다.
상기 실링부(93)(sealing)는 상기 반도체 기판(10)과 챔버(91) 사이를 봉인하는 수단이다.
상기 압력부(94)는 상기 챔버(91)로 압력을 인가하여 상기 챔버(91)의 습윤 용해제(70)를 상기 반도체 기판(10)의 비아홀 내부로 침투시키는 수단이다.
도 10에 도시된 바와 같이, 상기 도금장치(100)는 전해조(110), 구리전극(130), 웨이퍼 전극(120)으로 구성된다.
상기 전해조(110) 내에는 전해용액이 채워지고, 전해용액이 채워진 전해 조(110)의 저면에 전원의 (+) 극과 연결된 구리전극(130)이 배치된다.
상기 구리전극(130)과 대향하여 웨이퍼 전극(120)이 배치되며, 웨이퍼 전극(120)은 전원의 (-)극과 연결되고 반도체 기판(10)을 고정한다.
상기와 같이 형성된 시스템 인 패키지의 비아 도금 시스템에 의한 비아홀 도금방법을 설명하면 다음과 같다.
도 4는 반도체 기판(10)을 도시한 것으로 소자(미도시)들이 형성된 반도체 기판(10)을 패터닝 하여 딥 비아 형성을 위한 비아홀(50)을 형성하고 상기 반도체 기판(10)의 단차를 따라 절연막(40)을 형성한다.
상기 비아홀(50)에 일렉트로마이그레이션을 보다 더 방지하기 위해 장벽층(미도시)을 형성하고 상기 장벽층 위로 전기도금법을 수행하는데 요구되는 시드층(60)을 형성한다. 상기 시드층(60)은 화학기상증착법(CVD) 또는 스퍼터링법 등으로 구리를 증착하여 형성될 수 있다.
상기와 같이 형성된 반도체 기판(10)의 비아홀(50)에 구리 도금층(80)의 형성방법은 상기 전처리 장치(90)에서 진행되는 전처리 공정과 도금장치(100)에서 진행되는 도금공정으로 이루어진다.
일단, 도 8에 도시된 바와 같이 상기 전처리 장치(90)의 챔버(91)로 상기 반도체 기판(10)을 이동시켜 상기 챔버(91)의 상부면에 형성된 홀더(92)에 상기 반도체 기판(10)을 고정시킨다. 여기서, 상기 챔버(91) 내부에는 습윤 용해제(70)가 수용된 상태이며, 상기 습윤 용해제(70)는 DI 워터 또는 DI 워터 와 H2SO4 용액의 혼 합물일 수 있다. 또한, 상기 습윤 용해제(70)은 DI 워터 또는 DI 워터 와 H2SO4 용액의 혼합물에 유기첨가제(organic additive)를 혼합된 혼합물일 수 있다.
또한, 상기 홀더(92)에 고정된 반도체 기판(10)은 비아홀(50)이 형성된 전면이 상기 습윤 용해제(70)에 접촉되도록 그 전면이 상기 챔버(91)의 아래를 향하도록 고정되어 있는 상태이다.
그 다음, 도 9에 도시된 바와 같이 상기 챔버(91)를 180°회전시켜 상기 반도체 기판(10)이 챔버(91)의 하부에 위치되도록 한다. 이것은 상기 반도체 기판(10)의 비아홀(50) 내부의 기포를 제거하기 위한 것이다. 따라서, 상기 챔버(91)를 회전시키면 상기 반도체 기판(10)도 함께 회전되어 상기 반도체 기판(10)의 비아홀(50)이 형성된 전면이 위로 가게 위치되어 비아홀(50) 내부의 기포가 압력차에 의해 제거되어 진다.
그 다음, 상기 실링부(93)로 상기 반도체 기판(10)과 챔버(91) 사이를 밀폐한 후 압력부(94)에 의해 상기 챔버(91)로 압력을 인가하면 상기 습윤 용해제(70)가 상기 반도체 기판(10)의 비아홀(50) 내부로 침투하게 되어, 도 5에 도시된 바와 같이 상기 비아홀(50) 내부에는 습윤 용해제(70)의 흡착에 의해 웨팅층(wetting layer)(71)된 상태가 된다.
여기서 상기 챔버(91)에 가해지는 압력은 0.1~500psi 이다.
또한, 상기 전처리 공정시간은 상기 반도체 기판(10) 상에 형성된 구리 시드층(60)의 부식을 방지하기 위하여 1~500sec로 제한된다.
그 다음, 도 10에 도시된 바와 같이, 전처리 공정이 완료된 반도체 기판(10) 을 도금장치(100)로 이동시켜 도금공정을 진행한다.
이때, 상기 전처리 장치(90)에서 상기 도금장치(100)로 이동하는데 걸리는 시간은 구리시드층(60)의 부식을 방지하기 위하여 5분 이내로 한다.
상기 도금공정은 도금액이 수용된 전해조(110)에 상기 반도체 기판(10)을 침전시키고 상기 전해조(110) 내에 형성된 구리전극(130)과 반도체 기판(10)에 전압을 인가하여 상기 반도체 기판(10)의 비아홀(50)에 구리도금층(80)을 형성한다.
이때, 상기 비아홀(50)의 내외부로는 전처리 공정에 의해 이미 웨팅층(71)이형성되어 있는 상태이므로 상기 도금액의 흡착 및 구리이온의 확산이 원활히 이루어져서 보이드의 발생은 방지되면서 도 6에 도시된 바와 같이 구리도금층(80)이 형성된다.
이후, 상기 구리도금층(80)이 형성된 반도체 기판(10)을 CMP 공정으로 평탄화 시키면 도 7에 도시된 바와 같이 반도체 기판(10)의 비아홀(50)에는 시드층 패턴(61), 웨팅층 패턴(72), 비아(81)가 형성된다.
이상과 같이 본 발명에 따른 시스템 인 패키지의 비아 도금방법 및 그 시스템을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 시스템 인 패키지의 비아홀 도금방법 그 시스템에 의하면, 반도체 기판의 비아홀 내부를 전처리 공정에 의해 흡 착특성을 향상시키는 습윤 용해제에 의해 웨팅층이 형성된 후 도금층을 형성함으로써, 도금 공정시 비아홀 내부에 형성된 웨팅층에 의해 구리 이온의 확산이 활성화되어 도금액의 흡착이 용이하게 이루어짐으로써 보이드의 발생은 차단되고 100㎛ 이상의 깊이를 가지는 딥 비아(deep via)에서도 갭필이 용이하게 이루어져 전체적으로 반도체의 수율을 향상시키는 효과가 있다.
Claims (13)
- 반도체 기판에 형성된 비아홀 내부에 습윤 용해제가 흡착되도록 침투시키는 전처리 장치와;상기 전처리 장치에 의해 습윤 용해제가 흡착된 상기 비아홀 내부에 도금층을 형성하는 도금장치를 포함하고,상기 전처리 장치는 상기 습윤 용해제를 수용하고 반도체 기판이 놓여지는 챔버, 상기 챔버의 상부면에 형성되어 상기 반도체 기판을 고정시키는 홀더, 상기 챔버를 밀폐하는 실링부 및 상기 습윤 용해제가 반도체 기판의 비아홀 내에 흡착되도록 상기 챔버 내부로 압력을 인가하는 압력부를 포함하는 시스템 인 패키지의 비아 도금 시스템.
- 삭제
- 제1항에 있어서,상기 습윤 용해제는 DI 워터 및 DI water와 H2SO4 용액의 혼합물 중 어느 하나인 것을 포함하는 시스템 인 패키지의 비아 도금 시스템.
- 제3항에 있어서,상기 습윤 용해제는 DI water 및 DI water와 H2SO4 용액의 혼합물 중 어느 하나와 유기첨가제가 혼합되는 것을 포함하는 시스템 인 패키지의 비아 도금 시스템.
- 제4항에 있어서,상기 유기첨가제는 SPS(bis-(sodium-sulfopropyl)-disulfide), 3-Mercapto-1-propanesulfonic acid, polyethylene, polypropylene glycols, polyoxyehtylene lauryl ether, polyethynene oxide, alkoxylated beta-naphtol, alkyl naphthalene sulphonates, soluble polyimine, polyamid, sulfopropylated polyethylene imine 중 어느 하나와 또는 이들의 혼합물인 것을 포함하는 시스템 인 패키지의 비아 도금 시스템.
- 제1항에 있어서,상기 전처리 장치는,상기 반도체 기판이 홀더에 고정되면 180°회전하는 것을 포함하는 시스템 인 패키지의 비아 도금 시스템.
- 비아홀이 형성된 반도체 기판에 시드층을 형성하는 단계;습윤 용해제가 수용된 챔버로 상기 반도체 기판을 이동시키는 단계;상기 챔버를 밀폐시키는 단계;상기 반도체 기판이 상기 챔버의 하부에 위치되도록 상기 챔버를 회전시키는 단계;상기 챔버 내부로 압력을 가하여 상기 반도체 기판의 비아홀 내부에 상기 습윤 용해제를 침투시키는 단계;상기 비아홀에 형성된 시드층으로 습윤 용해제를 흡착시켜서 웨팅층을 형성하는 전처리 공정 단계; 및상기 웨팅층이 형성된 비아홀에 도금층을 형성시키는 단계를 포함하는 시스템 인 패키지의 비아 도금방법.
- 삭제
- 제7항에 있어서,상기 습윤 용해제는 DI water 및 DI water와 H2SO4 용액의 혼합물 중 어느 하나인 것을 포함하는 시스템 인 패키지의 비아 도금방법.
- 제7항에 있어서,상기 습윤 용해제는 DI water 및 DI water와 H2SO4 용액의 혼합물 중 어느 하나와 유기첨가제가 혼합되는 것을 포함하는 시스템 인 패키지의 비아 도금방법.
- 제10항에 있어서,상기 유기첨가제는 SPS(bis-(sodium-sulfopropyl)-disulfide), 3-Mercapto-1-propanesulfonic acid, polyethylene, polypropylene glycols, polyoxyehtylene lauryl ether, polyethynene oxide, alkoxylated beta-naphtol, alkyl naphthalene sulphonates, soluble polyimine, polyamid, sulfopropylated polyethylene imine 중 어느 하나와 또는 이들의 혼합물인 것을 포함하는 시스템 인 패키지의 비아 도금방법.
- 제7항에 있어서,상기 전처리 공정시 챔버 내에 가해지는 압력은 0.1~500psi 인 것을 포함하는 시스템 인 패키지의 비아 도금방법.
- 제7항에 있어서,상기 전처리 공정 시간은 1~500 sec 내에서 진행되는 것을 포함하는 시스템 인 패키지의 비아 도금방법.
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