KR100831159B1 - 상변화 메모리 및 그 제조방법 - Google Patents

상변화 메모리 및 그 제조방법 Download PDF

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Abstract

본 발명에서는 상변화 메모리 및 그 제조방법에 관해 개시된다.
본 발명에 따른 상변화 메모리는 모스 트랜지스터 상에 형성된 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 형성된 도전성 콘택 플러그; 상기 도전성 콘택 플러그 상에 형성된 하부전극콘택; 상기 하부전극콘택의 측면과 접촉하는 상변화막; 상기 하부전극콘택의 상측에 형성된 제2 층간절연막; 상기 제2 층간절연막 상에 형성되고 상기 상변화막과 연결되는 상부전극콘택; 및 상기 상부전극콘택과 연결되는 비트라인이 포함되어 구성되는 것을 특징으로 한다.
상변화 메모리

Description

상변화 메모리 및 그 제조방법{PHASE-CHANGE RANDOM ACCESS MEMORY AND METHOD FOR FABRICATING THE SAME}
도 1은 종래기술에 따른 상변화 메모리를 나타내는 단면도.
도 2a 내지 도 2f는 본 발명에 따른 상변화 메모리의 제조방법을 설명하는 도면.
도 3은 본 발명에서 도전성 콘택 플러그, 하부콘택전극, 상변화막 및 상부콘택전극을 상측에서 바라본 도면.
본 발명에서는 상변화 메모리 및 그 제조방법에 관해 개시된다.
휴대용 기기의 보급이 확산됨에 따라 비휘발성 메모리 소자의 수요가 급증하고 있는 추세이다. 비휘발성 메모리 소자로는 현재 널리 사용되고 있는 플래시 메모리 이외에도 강유전체 메모리, 자기 메모리, 및 상변화 메모리가 주목 받고 있다.
특히, 상변화 메모리(PRAM, Phase-change Random Access Memory)는 플래시 메모리가 가지고 있는 단점인 느린 액세스 속도, 사용 횟수의 제한을 극복할 수 있 으며, 동작시 고전압이 필요하다는 문제점을 해결할 수 있는 새로운 메모리 소자로서 연구가 집중되고 있다.
일반적으로, 상변화 메모리의 데이터 저장은 트랜지스터의 소오스/드레인 영역에 형성된 도전체에 연결된 상변화막의 결정구조 변화로 인한 저항 차이를 이용하여 수행한다. 상변화 메모리에 사용되는 상변화막의 물질상태는 형성 온도에 따라 비정질(amorphous)이 되거나 결정질(crystalline)이 된다. 상변화막의 저항은 물질상태가 비정질 상태일 때 높고, 결정질일 때 낮다.
상변화막으로는, 예컨대 게르마늄(Ge), 스티비윰(Sb)및 텔루리윰(Te)으로 조성된 켈코겐 화합물(GST 또는 Ge-Sb-Te)을 사용한다.
휴대용 기기의 전원은 한정되어 있기 때문에, 상변화 메모리의 상변화시에 필요한 전류를 줄이기 위해서 상변화막으로 전류가 흘러들어가는 하부전극콘택(BEC, Bottom Electrode Contact)의 면적을 작게하여 이 부분의 전류밀도를 증가시키는 방법으로 상변화막의 상(state)을 변화시킨다.
도 1은 종래기술에 따른 상변화 메모리를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(1)에 모스 트랜지스터가 형성되어 있다. 즉, 게이트 절연막을 개재한 게이트전극(3)이 형성되어 있으며, 게이트 전극(3)에 인접하는 활성영역에는 소오스 및 드레인 영역(5)이 형성되어 있다.
모스 트랜지스터가 형성된 기판 상에는 제1 층간절연막(7)이 적층되어 있으며, 제1 층간절연막(7)을 관통하여 트랜지스터의 드레인 영역(3)과 연결되는 도전성 콘택플러그(9)가 형성되어 있다. 도전성 콘택플러그(9)와 연결되는 하부전극콘 택(11)이 형성되어 있으며, 하부전극콘택(11)을 포함하는 제1 층간절연막(7) 상에는 제2 층간절연막(14)이 형성되어 있다.
상기 하부전극콘택(11)은 상변화막(13)에 연결되어 있다.
상기 상변화막(13)은 상부콘택전극(TEC, Top Electrode Contact)(15)을 통하여 비트라인(17)에 연결된다.
한편, 상기와 같은 상변화 메모리는 상변화 물질의 변이를 위해 고전류를 흘려야 한다. 이를 위해 상기 하부전극콘택(11)의 면적을 작게하여 이 부분의 전류밀도를 증가시키는 방법으로 상변화막의 상(state)을 변화시켜야 한다.
그러나, 상기 하부전극콘택(11)의 면적을 나노 스케일(nano scale)로 만들기 위해서는 고사양의 장비를 사용하여야 하는 문제가 있다.
본 발명은 저사양의 장비를 통해서도 나노 스케일의 하부전극콘택을 만들 수 있는 상변화 메모리 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 상변화 메모리는 모스 트랜지스터 상에 형성된 제1 층간 절연막; 상기 제1 층간 절연막을 관통하여 형성된 도전성 콘택 플러그; 상기 도전성 콘택 플러그 상에 형성된 하부전극콘택; 상기 하부전극콘택의 측면과 접촉하는 상변화막; 상기 하부전극콘택의 상측에 형성된 제2 층간절연막; 상기 제2 층간절연막 상에 형성되고 상기 상변화막과 연결되는 상부전극콘택; 및 상기 상부전극콘택과 연결되는 비트라인이 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 상변화 메모리의 제조방법은 모스 트랜지스터 상에 제1 층간 절연막을 형성하는 단계; 상기 제1 층간 절연막을 관통하여 도전성 콘택 플러그를 형성하는 단계; 상기 도전성 콘택 플러그 상에 하부전극콘택을 형성하는 단계; 상기 하부전극콘택을 포함하는 제1 층간 절연막 상에 제2 층간절연막을 형성하는 단계; 상기 하부전극콘택의 측면이 노출되도록 상기 제2층간절연막을 제거하여 트렌치를 형성하고 상기 트렌치에 상변화 물질을 매립하여 상변화막을 형성하는 단계; 상기 상변화막을 포함한 제2 층간절연막상에 제3 층간절연막을 형성하는 단계; 상기 상변화막이 노출되도록 상기 제3 층간절연막을 제거하여 트렌치를 형성하고 상기 트렌치에 상부전극콘택을 형성하는 단계; 및 상기 상부전극콘택과 연결되는 비트라인을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 상변화 메모리 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 2a 내지 도 2f는 본 발명에 따른 상변화 메모리의 제조방법을 설명하는 도면이다.
도 2a을 참조하면, 반도체 기판(21)에 게이트 절연막을 개재한 게이트전극(23)이 형성을 형성하고, 상기 게이트 전극(23)에 인접하는 활성영역에 소오스 및 드레인 영역(25)을 형성한다.
그리고, 모스 트랜지스터가 형성된 기판 상에 제1 층간절연막(27)이 적층한 후, 제1 층간절연막(27)을 관통하여 트랜지스터의 드레인 영역(23)과 연결되는 도전성 콘택플러그(29)를 형성한다.
그리고, 상기 도전성 콘택플러그(29) 및 상기 제1 층간 절연막(27) 상에 도전층을 형성하고, 포토 레지스트 패턴을 통해 상기 도전층을 선택적으로 제거하여 상기 도전성 콘택플러그(29)와 연결되는 하부전극콘택(31)을 형성한다.
도 2b에 도시된 바와 같이, 상기 하부전극콘택(31)을 포함하는 제1 층간절연막(27) 상에 제2 층간절연막(34)을 형성한다.
그리고, 도 2c에 도시된 바와 같이, 상기 하부전극콘택(31)의 측면이 노출되도록 상기 제 2층간 절연막(34) 및 제1 층간절연막(27)을 식각하여 트렌치를 형성한다.
그리고, 상기 트렌치에 상변화 물질을 매립하고 에치백하여 상기 하부전극콘택(31)과 접촉되는 상변화막(33)을 형성한다.
도 2d에 도시된 바와 같이, 상기 상변화막(33)을 포함하는 제2 층간 절연막(34) 상에 제3 층간 절연막(36)을 형성한다.
그리고, 도 2e에 도시된 바와 같이, 상기 상변화막(33)의 상측이 노출되도록 트렌치를 형성하고, 상기 트렌치에 도전층을 형성하여 상부전극콘택(TEC, Top Electrode Contact)(35)를 형성한다.
도 2f에 도시된 바와 같이, 상기 상부전극콘택(35)을 포함한 제3 층간 절연막(36) 상에 비트라인(40)을 형성한다.
도 3은 도전성 콘택 플러그, 하부전극콘택, 상변화막 및 상부전극콘택을 상측에서 바라본 도면이다.
상기 도전성 콘택 플러그(29)의 상측에 형성된 하부전극콘택(31)은 상기 도전성 콘택 플러그(29) 보다 넓은 면적으로 형성되고, 상기 상변화막(33)과 접촉되는 부분은 상대적으로 작은 면적으로 형성된다.
한편, 도면에는 상기 하부전극콘택(31)과 상부전극콘택(35)이 연결된 것처럼 도시되어 있으나, 도 2f에 볼 수 있는 바와 같이, 상기 하부전극콘택(31)과 상부전극콘택(35) 사이에는 제2 층간 절연막(34)이 형성되어 상기 하부전극콘택(31)과 상부전극콘택(35)이 절연되도록 한다.
본 발명은 저사양의 장비를 통해서도 나노 스케일의 하부전극콘택을 만들 수 있는 상변화 메모리 및 그 제조방법을 제공할 수 있다.

Claims (9)

  1. 모스 트랜지스터 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 형성된 도전성 콘택 플러그;
    상기 도전성 콘택 플러그 상에 형성된 하부전극콘택;
    상기 하부전극콘택의 측면과 접촉하는 상변화막;
    상기 하부전극콘택의 상측에 형성된 제2 층간절연막;
    상기 제2 층간절연막 상에 형성되고 상기 상변화막과 연결되는 상부전극콘택; 및
    상기 상부전극콘택과 연결되는 비트라인이 포함되어 구성되는 것을 특징으로 하는 상변화 메모리.
  2. 제 1항에 있어서,
    상기 하부전극콘택은 상기 상변화막의 측면과 접촉되는 것을 특징으로 하는 상변화 메모리.
  3. 제 1항에 있어서,
    상기 하부전극콘택은 상기 도전성 콘택 플러그와 접하는 면적보다 상기 상변화막과 접하는 면적이 작은 것을 특징으로 하는 상변화 메모리.
  4. 제 1항에 있어서,
    상기 하부전극콘택과 상기 상부전극콘택 사이에는 제2 층간절연막이 위치하는 것을 특징으로 하는 상변화 메모리.
  5. 제 1항에 있어서,
    상기 하부전극콘택과 상기 비트라인 사이에는 제2 층간절연막 및 제3 층간절연막이 위치하는 것을 특징으로 하는 상변화 메모리.
  6. 모스 트랜지스터 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 관통하여 도전성 콘택 플러그를 형성하는 단계;
    상기 도전성 콘택 플러그 상에 하부전극콘택을 형성하는 단계;
    상기 하부전극콘택을 포함하는 제1 층간 절연막 상에 제2 층간절연막을 형성하는 단계;
    상기 하부전극콘택의 측면이 노출되도록 상기 제2층간절연막을 제거하여 트렌치를 형성하고 상기 트렌치에 상변화 물질을 매립하여 상변화막을 형성하는 단계;
    상기 상변화막을 포함한 제2 층간절연막상에 제3 층간절연막을 형성하는 단계;
    상기 상변화막이 노출되도록 상기 제3 층간절연막을 제거하여 트렌치를 형성하고 상기 트렌치에 상부전극콘택을 형성하는 단계; 및
    상기 상부전극콘택과 연결되는 비트라인을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 상변화 메모리의 제조방법.
  7. 제 6항에 있어서,
    상기 도전성 콘택 플러그 상에 하부전극콘택을 형성하는 단계는 상기 도전성 콘택 플러그를 포함하는 제1 층간 절연막상에 도전층을 형성하고 포토 레지스트를 패터닝하여 상기 도전층을 선택적으로 제거하는 것을 특징으로 하는 상변화 메모리의 제조방법.
  8. 제 6항에 있어서,
    상기 하부전극콘택은 상기 상변화막의 측면과 접촉되도록 형성되는 것을 특징으로 하는 상변화 메모리의 제조방법.
  9. 제 6항에 있어서,
    상기 하부전극콘택은 상기 도전성 콘택 플러그와 접하는 면적보다 상기 상변화막과 접하는 면적이 작도록 형성되는 것을 특징으로 하는 상변화 메모리의 제조방법.
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