KR20060008027A - Method for fabricating phase changeable memory device - Google Patents

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Abstract

본 발명은 상변환기억 소자의 형성방법에 관해 개시한 것으로서, 제 1배선 및 상기 제 1배선과 연결되는 하부전극이 각각 구비된 반도체기판을 제공하는 단계와, 기판 상에 상기 하부전극을 노출시키는 제 1콘택을 가진 제 1절연막을 형성하는 단계와, 제 1콘택을 매립시키는 원기둥 형상의 상변환 물질막 패턴을 형성하는 단계와, 상기 결과의 제 1절연막 상에 상기 상변환 물질막 패턴을 덮도록 상부전극을 형성하는 단계와, 상부전극을 포함한 기판 전면에 상기 상부전극을 노출시키는 제 2콘택을 가진 상기 제 2절연막을 형성하는 단계와, 제 2콘택을 매립시키는 상부전극 콘택 플러그를 형성하는 단계와, 상기 결과의 제 2절연막 위에 상기 상부전극 콘택 플러그와 연결되도록 제 2배선을 형성하는 단계와, 제 2배선을 포함한 기판 상에 상기 비트라인의 일부위를 노출시키는 제 3콘택을 가진 제 3절연막을 형성하는 단계와, 제 3콘택을 매립시키는 콘택플러그를 형성하는 단계와, 상기 결과의 제 3절연막 위에 콘택플러그와 연결되도록 제 3배선을 형성하는 단계를 포함한다.The present invention relates to a method of forming a phase conversion memory device, comprising: providing a semiconductor substrate having a first wiring and a lower electrode connected to the first wiring, and exposing the lower electrode on a substrate; Forming a first insulating film having a first contact, forming a cylindrical phase change material film pattern filling the first contact, and covering the phase change material film pattern on the resultant first insulating film. Forming an upper electrode, forming a second insulating film having a second contact exposing the upper electrode on the front surface of the substrate including the upper electrode, and forming an upper electrode contact plug to fill the second contact; Forming a second wiring on the resultant second insulating layer so as to be connected to the upper electrode contact plug, and forming a bit line on the substrate including the second wiring. Forming a third insulating film having a third contact exposing the site, forming a contact plug to bury the third contact, and forming a third wiring to be connected to the contact plug on the resultant third insulating film Steps.

따라서, 본 발명은 피램 셀을 3차원 스택 구조를 형성함으로써, 상변환 물질막 패턴의 두께를 증가시켜 셀크기 감소 및 상변환 물질막 자체의 두께 증가에 따른 콘택저항 증가의 효과를 기대할 수는 있을 뿐만 아니라, 고집적 상변환 기억소자를 제작할 수 있다. 또한, 본 발명은 상변환 물질막을 화학기상증착법을 이용하여 형성함으로써, 기존의 물리적기상증착법에 비해 스텝 커버리지 특성이 우수한 이점이 있다.Accordingly, the present invention can be expected to increase the thickness of the phase change material film pattern by forming a three-dimensional stack structure of the PRAM cell, thereby reducing the cell size and increasing the contact resistance due to the increase in the thickness of the phase change material film itself. In addition, a highly integrated phase change memory device can be manufactured. In addition, the present invention has the advantage that the step coverage characteristics are superior to the conventional physical vapor deposition by forming a phase conversion material film using a chemical vapor deposition method.

Description

상변환기억 소자의 형성방법{method for fabricating phase changeable memory device}Method for fabricating phase changeable memory device

도 1은 상변환소자에서 상변화 과정 시 시간에 따른 온도의 관계를 나타낸 그래프.1 is a graph showing a relationship of temperature with time during a phase change process in a phase change device.

도 2는 종래의 제 1실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도.Fig. 2 is a process cross sectional view for explaining a method for manufacturing a phase change memory device according to the first embodiment of the prior art.

도 3은 종래의 제 2실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도. Fig. 3 is a process cross sectional view for explaining a method for manufacturing a phase change memory device according to the second embodiment of the related art.

도 4는 종래의 제 3실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도.Fig. 4 is a process cross sectional view for explaining a method for manufacturing a phase change memory device according to the third embodiment of the prior art.

도 5a 내지 도 5d는 본 발명에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도.5A through 5D are cross-sectional views illustrating a method of manufacturing a phase change memory device according to the present invention.

본 발명은 비휘발성 기억소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 물질의 상태변화를 이용하여 동작하는 상변환 기억소자(phase changeable memory device)의 형성방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a technique for manufacturing a nonvolatile memory device, and more particularly, to a method of forming a phase changeable memory device that operates using a state change of a material.

비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특성을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조를 갖는 플래쉬 기억셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막 및 제어게이트전극을 포함한다. 따라서, 플래쉬 메모리 기억셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해 상기 터널산화막의 막질이 개선되어야 하고 셀 커플링 비율이 증가되어야 한다.Nonvolatile memory devices have a characteristic that data stored therein is not destroyed even if their power is cut off. Such nonvolatile memory devices mainly employ flash memory cells having a stacked gate structure. The stacked gate structure includes a tunnel oxide film, a floating gate, a gate interlayer dielectric film, and a control gate electrode sequentially stacked on a channel. Therefore, in order to improve the reliability and program efficiency of the flash memory memory cells, the film quality of the tunnel oxide film should be improved and the cell coupling ratio should be increased.

상기 플래쉬 메모리소자들 대신에 최근에는 새로운 비휘발성 기억소자로서 상변환 기억소자들이 제안된 바 있으며, 상기 상변환 기억소자에 대해 이하에서 설명하기로 한다.Recently, phase change memory devices have been proposed as new nonvolatile memory devices instead of the flash memory devices. The phase change memory devices will be described below.

상변환 기억셀은 하나의 억세스 트랜지스터와 하나의 가변저항체로 구성된다. 가변저항체는 하부전극, 상부전극 및 그들 사이에 개재된 상변환 물질막으로 구성된다. 상기 가변저항체의 상기 상부전극은 플레이트전극에 접속된다. 또한, 상기 억세스 트랜지스터는 하부전극과 접속된 소오스, 드레인 및 채널 상에 위치하는 게이트전극을 포함한다. 상기 상변환 물질막은 디램 셀에 채택되는 유전체막과는 전혀 성질이 다른 것으로서, 온도에 따라 2개의 안정된 상태를 가진다. 즉, 상기 상변환 물질막은 제공되는 전류 크기인 주울열(joule heat)에 따라서 비정질(amorphous) 상태와 결정질(crystalline) 상태 사이에서 전기적으로 스위칭(switching)된다. 상술한 바와 같이, 상변환 물질의 상태를 절환하기 위해서는 주 울열이 필요하게 되는데, 통상적인 상변환 기억소자에 있어서, 상변환 물질막과의 접촉저항이 클수록 상변환 물질의 상태를 변화시키는 데 필요한 전류 밀도는 작아진다. 이때, 상기 상변환 물질막로는 칼코게나이드(Chacogenide) 즉, 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)를 함유하는 화합물막(GeSbTe막)을 널리 사용한다. The phase change memory cell is composed of one access transistor and one variable resistor. The variable resistor is composed of a lower electrode, an upper electrode, and a phase change material film interposed therebetween. The upper electrode of the variable resistor is connected to a plate electrode. In addition, the access transistor includes a source electrode, a drain, and a gate electrode positioned on a channel connected to the lower electrode. The phase change material film is completely different from the dielectric film adopted in the DRAM cell, and has two stable states according to temperature. That is, the phase change material film is electrically switched between an amorphous state and a crystalline state according to joule heat, which is a magnitude of current provided. As described above, in order to switch the state of the phase change material, main heat is required. In a conventional phase change memory device, the larger the contact resistance with the phase change material film is, the more required to change the state of the phase change material. Current density becomes small. In this case, a compound film (GeSbTe film) containing chalcogenide, that is, germanium (Ge), stevilium (Sb), and tellurium (Te) is widely used as the phase change material film.

도 1은 상변환소자에서 상변화 과정 시 시간에 따른 온도의 관계를 나타낸 그래프이다.1 is a graph showing a relationship of temperature with time during a phase change process in a phase change device.

통상적인 상변환 기억소자는, 도 1에 도시된 바와 같이, 상변환 물질의 일정 부위에 전자펄스를 인가하였을 때 상변화가 일어난다. 즉, 상변환 물질이 용융(melting)(리셋(reset))이 되면, 전도성이 낮은 상태가 되며, 결정화(crystallization(셋(set))되면, 전도성이 높은 상태로 변화는 특성을 가진다.In a typical phase change memory device, as shown in FIG. 1, a phase change occurs when an electron pulse is applied to a predetermined portion of a phase change material. That is, when the phase change material is melted (reset), the conductivity becomes low, and when crystallized (set), the conductivity changes to a high state.

도 2는 종래의 제 1실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도이다. FIG. 2 is a process cross-sectional view for explaining a method of manufacturing a phase change memory device according to the first embodiment of the present invention.

상기 특성을 가진 종래기술에 따른 상변환 기억소자의 제조방법을 설명하면, 도 2에 도시된 바와 같이, 먼저 트랜지스터(미도시)가 구비된 반도체기판(1)을 제공한다. 이어, 상기 기판(1) 상에 제 1절연막(3)을 형성하고 나서, 상기 제 1절연막을 선택식각하여 제 1콘택(5)을 형성한다. 그런 다음, 상기 제 1콘택(5)을 매립시켜 트랜지스터, 정확히는 트랜지스터의 소오스(미도시)와 연결되는 제 1콘택플러그 즉, 제 1배선(7)을 형성한다. 이후, 상기 제 1배선(7)을 포함한 기판 위에 제 2절연막(9)을 형성하고 나서, 상기 제 2절연막을 선택 식각하여 상기 제 1배선(7)을 노출시키는 하부전극용 제 1콘택(11)을 형성한다.A method of manufacturing a phase change memory device according to the related art having the above characteristics will be described. As shown in FIG. 2, a semiconductor substrate 1 having a transistor (not shown) is first provided. Subsequently, after forming the first insulating layer 3 on the substrate 1, the first insulating layer is selectively etched to form the first contact 5. The first contact 5 is then buried to form a first contact plug, i.e., a first wiring 7, that is connected to a transistor, more specifically, a source (not shown) of the transistor. Thereafter, after forming the second insulating film 9 on the substrate including the first wiring 7, the first contact 11 for the lower electrode exposing the first wiring 7 by selectively etching the second insulating film. ).

이어, 상기 하부전극용 제 1콘택(11) 내부에 질화막 스페이서(s)를 형성하고 나서, 상기 질화막 스페이서(s)를 포함한 하부전극용 제 1콘택(11)을 매립시켜 제 1배선(7)과 전기적으로 연결되는 하부전극(13)을 형성한다. 이때, 상기 하부전극(13)의 재질로는 TiN막을 이용한다. 그런다음, 상기 하부전극(13)을 포함한 기판 전면에 상변환 물질막(미도시) 및 상부전극용 도전막(미도시)을 차례로 형성한 다음, 상기 상부전극용 도전막과 상변환 물질막을 패터닝하여 하부전극(13)을 덮는 상변환 물질막 패턴(15) 및 상부전극(17)을 차례로 형성한다. 이때, 상기 상변환 물질막으로는 GeSbTe막을 이용한다. 또한, 상기 상부전극용 도전막으로는 TiN막을 이용한다. 한편, 도 2에서, 미설명된 도면부호 A는 상변환 물질막 패턴에서 상변환이 일어나는 부위를 나타낸다. Subsequently, after forming the nitride film spacer s in the lower electrode first contact 11, the first contact 11 for the lower electrode including the nitride film spacer s is buried, thereby forming the first wiring 7. A lower electrode 13 is formed to be electrically connected to the lower electrode 13. In this case, a TiN film is used as the material of the lower electrode 13. Next, a phase change material film (not shown) and an upper electrode conductive film (not shown) are sequentially formed on the entire surface of the substrate including the lower electrode 13, and then the patterned upper conductive film and the phase change material film are patterned. The phase change material film pattern 15 and the upper electrode 17 covering the lower electrode 13 are sequentially formed. In this case, a GeSbTe film is used as the phase change material film. In addition, a TiN film is used as the upper electrode conductive film. Meanwhile, in FIG. 2, reference numeral A, which is not described, indicates a portion where phase change occurs in the phase change material film pattern.

이후, 상기 상부전극(17)을 가진 기판 전면에 제 3절연막(19)을 형성하고 나서, 상기 제 3절연막을 패터닝하여 상기 상부전극(17)의 일부위를 노출시키는 제 2콘택(21)을 형성한다. 그런다음, 상기 제 2콘택(21)을 매립시켜 상기 상부전극(17)의 일부위와 연결되는 제 2콘택 플러그(23)를 형성한다. 이후, 제 2콘택 플러그(23)를 포함한 기판 전면에 제 4절연막(25)을 형성하고 나서, 상기 제 4절연막을 선택 식각하여 상기 제 2콘택 플러그(23)를 노출시키는 제 3콘택(27)을 형성한다. 이어, 상기 제 3콘택(27)을 매립시켜 상기 제 2콘택 플러그(23)와 연결되는 제 2배선(29)을 형성한다.Subsequently, after the third insulating layer 19 is formed on the entire surface of the substrate having the upper electrode 17, the second insulating layer 21 is exposed to pattern a portion of the upper electrode 17 by patterning the third insulating layer. Form. Then, the second contact 21 is buried to form a second contact plug 23 connected to a part of the upper electrode 17. Thereafter, after forming the fourth insulating layer 25 on the entire surface of the substrate including the second contact plug 23, the third contact 27 exposing the second contact plug 23 by selectively etching the fourth insulating layer 23. To form. Subsequently, the third contact 27 is buried to form a second wiring 29 connected to the second contact plug 23.

그러나, 종래의 제 1실시예에서는 리셋전류가 1∼2㎃로 너무 크고, 요구되는 하부전극용 제 1콘택 크기를 형성하기 위해서는 ArF 리쏘그라피 이하의 노광 기술이 필요하다. 또한 상기 요구되는 하부전극용 제 1콘택 크기로 형성하는 데 노광 한계가 있기 때문에 제 1콘택의 측벽에 스페이서(s)를 형성하여 콘택 크기를 줄이는 기술이 적용되어야 하므로, 공정의 난이도가 높게 되는 문제점이 있다. However, in the first conventional embodiment, the reset current is too large, 1 to 2 mA, and an exposure technique of ArF lithography or less is required in order to form the required first contact size for the lower electrode. In addition, since there is an exposure limit in forming the required first contact size for the lower electrode, a technique of reducing the contact size by forming a spacer s on the sidewall of the first contact should be applied, thus increasing the difficulty of the process. There is this.

도 3은 종래의 제 2실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도이다. 3 is a cross-sectional view illustrating a method of manufacturing a phase change memory device according to a second embodiment of the present invention.

따라서, 이러한 종래의 제 1실시예에 따른 문제점을 해결하고자, 도 3에 도시된 바와 같이, 종래의 제 2실시예에서는 하부전극용 제 1콘택(11)을 에지부위에 형성하고(에지 콘택타입), 하부전극(13)을 도전막 패턴(12)을 통해 상변환 물질막 패턴(15)과 연결시킨 구조를 채택하였다. 이때, 상기 상변환 물질막 패턴은 N-불순물이 도핑된 GeSbTe막을 이용한다. Therefore, in order to solve this problem according to the first embodiment of the present invention, as shown in FIG. 3, in the second embodiment of the present invention, the first contact 11 for the lower electrode is formed at the edge portion (edge contact type). ), The lower electrode 13 is connected to the phase change material film pattern 15 through the conductive film pattern 12. In this case, the phase change material film pattern uses a GeSbTe film doped with N-impurity.

그러나, 이러한 종래의 제 2실시예도, 제 1실시예와 마찬가지로 공정이 복잡하며, 상변환 물질막 자체의 콘택저항을 높이는 데 한계가 있어서 고집적 상변환 기억소자를 제조하기가 어려운 문제점이 있다.However, the second embodiment of the related art also has a problem that the process is complicated as in the first embodiment, and there is a limit in increasing the contact resistance of the phase change material film itself, making it difficult to manufacture a highly integrated phase change memory device.

도 4는 종래의 제 3실시예에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도이다. 4 is a cross-sectional view illustrating a method of manufacturing a phase change memory device according to a third embodiment of the present invention.

이러한 종래의 제 2실시예에 따른 문제점을 해결하고자, 도 4에 도시된 바와 같이, 종래의 제 3실시예에서는, 하부전극(49)이 구비된 반도체기판(31) 위에 원자층 증착공정에 의해 섬형태의 박막인 유전체막(미도시)을 형성하고, 다시 유전체막 위에 상변환 물질막(미도시) 및 상부전극용 도전막(미도시)을 차례로 형성한다. 이 때, 상기 상변환 물질막은 물리적기상증착법을 이용하여 형성한다. 여기서, 하부전극(49) 형성하기 이전의 공정에 대해서는 생략하기로 한다.In order to solve the problem according to the second exemplary embodiment, as shown in FIG. 4, in the third exemplary embodiment, the atomic layer deposition process is performed on the semiconductor substrate 31 having the lower electrode 49. A dielectric film (not shown), which is an island-shaped thin film, is formed, and then a phase change material film (not shown) and an upper electrode conductive film (not shown) are sequentially formed on the dielectric film. In this case, the phase change material film is formed using a physical vapor deposition method. Here, the process before forming the lower electrode 49 will be omitted.

이어, 상부전극용 도전막, 상변환 물질막 및 유전체막을 패터닝하여 유전체막 패턴(51), 상변환 물질막 패턴(53) 및 상부전극(57)을 차례로 형성한다. 이후, 상부전극(57) 구조 전면에 제 4절연막(59)을 증착하고 나서, 상기 상부전극(57)의 일부위를 노출시키도록 제 4절연막을 선택 식각하여 제 4콘택(61)을 형성한다.Next, the conductive film for the upper electrode, the phase change material film, and the dielectric film are patterned to form the dielectric film pattern 51, the phase change material film pattern 53, and the upper electrode 57 in this order. Thereafter, the fourth insulating layer 59 is deposited on the entire structure of the upper electrode 57, and then the fourth insulating layer is selectively etched to expose a portion of the upper electrode 57 to form a fourth contact 61. .

이어, 상기 제 4콘택(61)을 매립시켜 상부전극(57)의 일부위와 연결되는 제 2콘택 플러그(63)를 형성한다. 그런다음, 상기 제 2콘택 플러그(63)를 포함한 기판 전면에 제 2배선(65)을 형성하고 나서, 상기 제 2배선 구조를 덮도록 제 5절연막(67)을 형성한다. 이후, 제 5절연막을 선택 식각하여 상기 제 2배선(65)의 일부위를 노출시키는 제 5콘택(69)을 형성하고 나서, 상기 제 5콘택(69)을 매립시키는 제 3콘택 플러그(71)을 형성한다. 이어, 상기 제 3콘택 플러그(71) 위에 제 3배선(73)을 형성한다. Subsequently, the fourth contact 61 is embedded to form a second contact plug 63 connected to a portion of the upper electrode 57. Thereafter, a second wiring 65 is formed on the entire surface of the substrate including the second contact plug 63, and then a fifth insulating layer 67 is formed to cover the second wiring structure. Thereafter, the fifth insulating layer is selectively etched to form a fifth contact 69 exposing a portion of the second wiring 65, and then the third contact plug 71 filling the fifth contact 69. To form. Subsequently, a third wiring 73 is formed on the third contact plug 71.

상술한 본 발명의 제 3실시예는 하부전극과 상변환 물질막 사이에 원자층 증착 공정으로 섬 형태의 유전체막을 형성함으로써, 상기 유전체막은 증착 두께에 따라 콘택 크기를 감소시키는 효과를 확보할 수 있으므로 기존의 방법에 비해 콘택 크기 감소 및 콘택 저항을 증가시킬 수 있는 이점이 있다. According to the third embodiment of the present invention, an island-type dielectric film is formed by an atomic layer deposition process between a lower electrode and a phase change material film, so that the dielectric film can secure an effect of reducing contact size according to the deposition thickness. Compared with the conventional method, there is an advantage that the contact size can be reduced and the contact resistance can be increased.

한편, 도 4에서 미설명된 도면부호 32는 소자분리막을, 도면부호 35는 소오스 및 드레인영역을, 도면부호 33은 게이트전극, 도면부호 37,42 및 45는 제 1, 제 2 및 제 3절연막을 나타내고, 또한 도면부호 39,43 및 47은 제 1, 제 2 및 제 3콘 택을, 도면부호 41은 제 1콘택 플러그를, 도면부호 43은 제 1배선을 각각 나타낸다.  Meanwhile, reference numeral 32, which is not described in FIG. 4, represents a device isolation film, reference numeral 35 denotes a source and drain region, reference numeral 33 denotes a gate electrode, reference numerals 37, 42, and 45 denote first, second, and third insulating layers. Reference numerals 39, 43, and 47 denote first, second, and third contacts, reference numeral 41 denotes a first contact plug, and reference numeral 43 denotes a first wiring.

그러나, 종래의 제 1, 제 2 및 제 3실시예는 기본적으로 피램 셀이 평면(planar)구조를 가지고 있기 때문에 고집적 상변환 기억소자를 제조하는데 한계가 따른 문제점이 있다.However, the first, second and third embodiments of the related art have a problem in that there is a limitation in manufacturing a highly integrated phase change memory device because the PRAM cells basically have a planar structure.

따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 피램 셀을 3차원 적층 구조로 형성함으로써, 고집적 상변환 기억소자를 제조할 수 있는 상변환 기억소자의 제조방법을 제공하려는 것이다.Accordingly, it is an object of the present invention to provide a method of manufacturing a phase change memory device capable of manufacturing a highly integrated phase change memory device by forming a PRAM cell in a three-dimensional stacked structure.

상기 목적을 달성하고자, 본 발명의 상변환기억 소자의 형성방법은 제 1배선 및 상기 제 1배선과 연결되는 하부전극이 각각 구비된 반도체기판을 제공하는 단계와, 기판 상에 상기 하부전극을 노출시키는 제 1콘택을 가진 제 1절연막을 형성하는 단계와, 제 1콘택을 매립시키는 원기둥 형상의 상변환 물질막 패턴을 형성하는 단계와, 상기 결과의 제 1절연막 상에 상기 상변환 물질막 패턴을 덮도록 상부전극을 형성하는 단계와, 상부전극을 포함한 기판 전면에 상기 상부전극을 노출시키는 제 2콘택을 가진 상기 제 2절연막을 형성하는 단계와, 제 2콘택을 매립시키는 상부전극 콘택 플러그를 형성하는 단계와, 상기 결과의 제 2절연막 위에 상기 상부전극 콘택 플러그와 연결되도록 제 2배선을 형성하는 단계와, 제 2배선을 포함한 기판 상에 상기 비트라인의 일부위를 노출시키는 제 3콘택을 가진 제 3절연막을 형성하 는 단계와, 제 3콘택을 매립시키는 콘택플러그를 형성하는 단계와, 상기 결과의 제 3절연막 위에 콘택플러그와 연결되도록 제 3배선을 형성하는 단계를 포함한 것을 특징으로 한다.In order to achieve the above object, the method of forming a phase conversion memory device of the present invention comprises the steps of providing a semiconductor substrate each having a first electrode and a lower electrode connected to the first wiring, and exposing the lower electrode on the substrate Forming a first insulating film having a first contact to form the first insulating film; forming a phase change material film pattern having a cylindrical shape filling the first contact; and forming the phase change material film pattern on the resultant first insulating film. Forming an upper electrode to cover the second electrode; forming a second insulating layer having a second contact exposing the upper electrode on the front surface of the substrate including the upper electrode; and forming an upper electrode contact plug to fill the second contact. Forming a second wiring on the resultant second insulating layer so as to be connected to the upper electrode contact plug, and forming the bit line on the substrate including the second wiring. Forming a third insulating film having a third contact exposing a portion thereof, forming a contact plug to fill the third contact, and forming a third wiring to be connected to the contact plug on the resultant third insulating film. It characterized by including the step of forming.

상기 하부전극 및 상부전극의 재질로는 TiN, TaN, HfN 및 W 중 어느 하나를 이용한다.As the material of the lower electrode and the upper electrode, any one of TiN, TaN, HfN, and W is used.

상기 상변환 물질막 패턴은 화학기상증착 공정을 이용하여 형성하며, 상기 화학기상증착 공정은 700℃ 온도 및 0.001 ~ 10 토르(Torr)의 압력 범위에서 진행한다. 또한, 상변환 물질막 패턴의 재질로는 Ge2Sb2Te5, GaSeTe, InSbTe 및 SnSb2Te4 중 어느 하나를 이용한다. 이중에서, 상기 Ge2Sb2Te5는 Se소오스로서 Sb(C 2H5)3, Sb(C3H7)3, Sb(CH3)3, Sb(C2H3 )3 및 Sb4 중 어느 하나를 이용하고, Te소오스로서 Te(C2H5)3, Te(C3H7)3, Te(CH3)3, Te(C2H3 )3, Te(CH3), Te(C4H9)2, Te(CH3)(C 3H5) 및 Te(C3H5)2 중 어느 하나를 이용하고, Ge소오스로서 GeH4를 이용한다.The phase change material film pattern is formed using a chemical vapor deposition process, and the chemical vapor deposition process is performed at a temperature of 700 ° C. and a pressure range of 0.001 to 10 Torr. As the material of the phase change material film pattern, any one of Ge 2 Sb 2 Te 5 , GaSeTe, InSbTe, and SnSb 2 Te 4 is used. Among them, Ge 2 Sb 2 Te 5 is Se source Sb (C 2 H 5 ) 3 , Sb (C 3 H 7 ) 3 , Sb (CH 3 ) 3 , Sb (C 2 H 3 ) 3 and Sb 4 of using one and, as the Te source and Te (C2H5) 3, Te ( C 3 H7) 3, Te (CH 3) 3, Te (C2H 3) 3, Te (CH 3), Te (C 4 H 9 ) 2 , Te (CH 3 ) (C 3 H 5 ) and Te (C 3 H 5 ) 2 are used, and GeH 4 is used as the Ge source.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명에 따른 상변환 기억소자의 제조방법을 설명하기로 한다.Hereinafter, a method of manufacturing a phase change memory device according to the present invention will be described with reference to the accompanying drawings.

도 5a 내지 도 5b는 본 발명에 따른 상변환 기억소자의 제조방법을 설명하기 위한 공정단면도이다.5A through 5B are cross-sectional views illustrating a method of manufacturing a phase change memory device according to the present invention.

본 발명에 따른 상변환 기억소자의 제조방법은, 도 5a에 도시된 바와 같이, 먼저 게이트전극(107), 소오스 및 드레인(105)을 포함한 트랜지스터가 구비된 기판(101)을 제공한다. 미설명된 도면부호 103은 소자격리막에 해당된다.The method of manufacturing a phase change memory device according to the present invention, as shown in FIG. 5A, first provides a substrate 101 having a transistor including a gate electrode 107, a source and a drain 105. Reference numeral 103 not described corresponds to an isolation layer.

이어, 상기 기판(101) 위에 제 1절연막(109)을 형성한 후, 상기 제 1절연막을 식각하여 소오스 또는 드레인 중 어느 하나를 노출시키는 제 1콘택(110)을 형성한다. 그런다음, 상기 제 1콘택(110) 및 제 1절연막(109) 전면에 제 1도전막(미도시)을 형성하고, 제 1도전막을 식각하여 제 1콘택(110)을 매립시키는 제 1콘택플러그(111)을 형성한다. 이후, 상기 구조 전면에 제 2절연막(113)을 형성하고 나서, 상기 제 2절연막을 식각하여 제 1콘택플러그(111)을 노출시키는 제 2콘택(114)을 형성한다. 이어, 상기 제 2콘택(114) 및 제 2절연막(113) 전면에 제 2도전막(미도시)을 형성하고 상기 제 2도전막을 식각하여 제 2콘택(114)을 매립시켜 제 1콘택플러그(111)와 연결되는 제 1배선(115)을 형성한다. 그런다음, 상기 결과의 제 2절연막(113) 상부에 제 3절연막(117)을 형성하고 나서, 상기 제 3절연막을 선택식각하여 제 1배선(115)을 노출시키는 제 3콘택(118)을 형성한다. 이후, 제 3콘택(118) 및 제 3절연막(117) 전면에 제 3도전막(미도시)을 형성하고 나서, 제 3도전막을 식각하여 제 3콘택(118)을 매립시켜 제 1배선(115)과 연결되는 하부전극(119)을 형성한다. 이때, 상기 하부전극(119)을 형성하기 위한 제 3도전막 재질로는 TiN, TaN, HfN 및 W 중 어느 하나를 이용한다. Subsequently, after the first insulating layer 109 is formed on the substrate 101, the first insulating layer is etched to form a first contact 110 exposing any one of a source or a drain. Thereafter, a first contact plug (not shown) is formed on the first contact 110 and the first insulating layer 109, and the first contact plug is formed by etching the first conductive layer to bury the first contact 110. (111) is formed. Subsequently, after the second insulating layer 113 is formed on the entire structure, the second insulating layer is etched to form a second contact 114 exposing the first contact plug 111. Subsequently, a second conductive film (not shown) is formed on the entire surface of the second contact 114 and the second insulating layer 113, and the second conductive layer is etched to fill the second contact 114 to fill the first contact plug ( The first wiring 115 connected to the 111 is formed. Thereafter, after forming the third insulating layer 117 on the second insulating layer 113 as a result, the third insulating layer 117 is selectively etched to form the third contact 118 exposing the first wiring 115. do. Thereafter, a third conductive film (not shown) is formed on the entire surfaces of the third contact 118 and the third insulating film 117, and then the third conductive film is etched to fill the third contact 118 to fill the first wiring 115. Bottom electrode 119 is formed. In this case, any one of TiN, TaN, HfN, and W may be used as a third conductive film material for forming the lower electrode 119.

이어, 도 5b에 도시된 바와 같이, 상기 결과의 제 3절연막 위에 제 4절연막(121)을 형성하고 나서, 상기 제 4절연막을 선택식각하여 하부전극(119)을 노출시키는 원형 형상의 제 4콘택(122)을 형성한다. 그런다음, 상기 제 4콘택(122) 및 제 4절연막(121) 상에 화학기상증착법으로 상변환 물질막(미도시)을 증착한 다음, 상기 제 4절연막이 노출되는 시점까지 상변환 물질막을 에치백(etch back) 또는 화학적 기계적 연마(chemical mechanical polishing) 방법으로 식각하여 제 4콘택(122)을 매립시키는 원기둥 형상의 상변환 물질막 패턴(123)을 형성한다. 이때, 상기 상변환 물질막의 재질로는 Ge2Sb2Te5, GaSeTe, InSbTe 및 SnSb2Te 4 중 어느 하나를 이용한다. 상기 상변환 물질막으로서 Ge2Sb2Te5 를 사용할 경우, 상기 Ge 2Sb2Te5는 Se소오스로서 Sb(C2H5)3, Sb(C3H7)3, Sb(CH 3)3, Sb(C2H3)3 및 Sb4 중 어느 하나를 이용하고, Te소오스로서 Te(C2H5)3, Te(C3H7)3, Te(CH3)3, Te(C2H3)3, Te(CH3), Te(C4H9)2, Te(CH3)(C3H5) 및 Te(C3H5)2 중 어느 하나를 이용하고, Ge소오스로서 GeH4를 이용한다. 또한, 상변환 물질막의 증착공정은 700℃ 온도 및 0.001 ~ 10 토르(Torr)의 압력 하에서 진행한다. 한편, 본 발명에서는, 상술한 바와 같이, 상변환물질막 패턴(123)을 원기둥 형상으로 제조함으로써 3차원 스택구조의 피램소자를 제작할 수있다. Subsequently, as shown in FIG. 5B, after forming the fourth insulating layer 121 on the resultant third insulating layer, the fourth contact having a circular shape to expose the lower electrode 119 by selectively etching the fourth insulating layer. And form 122. Then, a phase change material film (not shown) is deposited on the fourth contact 122 and the fourth insulating film 121 by chemical vapor deposition, and then the phase change material film is deposited until the fourth insulating film is exposed. The etch-back or chemical mechanical polishing method is used to form a cylindrical phase-change material film pattern 123 to fill the fourth contact 122. In this case, any one of Ge 2 Sb 2 Te 5 , GaSeTe, InSbTe, and SnSb 2 Te 4 may be used as a material of the phase change material film. When using a Ge 2 Sb 2 Te 5 as the phase-change material layer, the Ge 2 Sb 2 Te 5 is a Se source Sb (C 2 H 5) 3 , Sb (C 3 H 7) 3, Sb (CH 3) 3, Sb (C 2 H 3 ) 3 and Sb 4 using any one of a, and a Te source and Te (C2H5) 3, Te ( C 3 H7) 3, Te (CH 3) 3, Te (C2H 3) 3 , Te (CH 3 ), Te (C 4 H 9 ) 2 , Te (CH 3 ) (C 3 H 5 ) and Te (C 3 H 5 ) 2 are used, and GeH 4 is used as the Ge source. . In addition, the deposition process of the phase change material film is carried out at a temperature of 700 ℃ and 0.001 ~ 10 Torr (Torr). On the other hand, in the present invention, as described above, by manufacturing the phase conversion material film pattern 123 in a cylindrical shape, it is possible to manufacture a PRAM device having a three-dimensional stack.

이후, 도 5c에 도시된 바와 같이, 제 4절연막(121) 및 상변환 물질막 패턴(123) 전면에 제 4도전막(미도시)을 형성하고 나서, 상기 제 4도전막을 선택 식각하여 상기 상변환 물질막 패턴(123)과 연결되는 상부전극(125)을 형성한다. 이때, 상기 상부전극(125)을 형성하기 위한 제 4도전막 재질로는 TiN, TaN, HfN 및 W 중 어느 하나를 이용한다. 이어, 상기 상부전극(125)을 포함한 기판 전면에 제 5절연 막(127)을 형성한 후, 상기 제 5절연막을 선택 식각하여 상부전극(125)을 노출시키는 제 5콘택(128)을 형성한다. 그런다음, 상기 제 5콘택(128) 및 제 5절연막(127) 전면에 제 5도전막을 형성하고 나서, 상기 제 5도전막을 식각하여 제 5콘택(128)을 매립시켜 상부전극(125)과 연결되는 상부전극 콘택 플러그(129)을 형성한다.Subsequently, as shown in FIG. 5C, a fourth conductive film (not shown) is formed on the entire surface of the fourth insulating film 121 and the phase change material film pattern 123, and then the fourth conductive film is selectively etched to form the image. An upper electrode 125 connected to the conversion material layer pattern 123 is formed. In this case, any one of TiN, TaN, HfN, and W may be used as the fourth conductive film material for forming the upper electrode 125. Subsequently, after the fifth insulating layer 127 is formed on the entire surface of the substrate including the upper electrode 125, the fifth insulating layer is selectively etched to form a fifth contact 128 exposing the upper electrode 125. . Thereafter, a fifth conductive film is formed on the entire surfaces of the fifth contact 128 and the fifth insulating layer 127, and then the fifth conductive layer is etched to fill the fifth contact 128 to connect with the upper electrode 125. An upper electrode contact plug 129 is formed.

이후, 도 5d에 도시된 바와 같이, 상기 결과물 전면에 제 6도전막(미도시)을 형성하고 나서, 제 6도전막을 식각하여 상부전극 콘택 플러그(129)와 연결되도록 제 2배선(131)을 형성한다. 이때, 상기 제 2배선(131)은 비트라인에 해당된다. 이어, 제 2배선(131)을 포함한 기판 전면에 제 6절연막(133)을 형성하고 나서, 상기 제 6절연막을 식각하여 제 2배선(131)의 일부위를 노출시키는 제 6콘택(134)을 형성한다. 그런다음, 상기 제 6콘택(134) 및 제 6절연막(133) 전면에 제 7도전막(미도시)을 형성한 후, 상기 제 7도전막을 식각하여 제 6콘택(134)을 매립시키는 제2콘택 플러그(135)를 형성한다. 이후, 제 2콘택플러그(135) 및 제 6절연막(133) 전면에 제 8도전막(미도시)을 형성하고 나서, 상기 제 8도전막을 선택 식각하여 제 2배선(131)의 일부위와 연결되는 제 3배선(137)을 형성한다.Thereafter, as shown in FIG. 5D, after forming the sixth conductive film (not shown) on the entire surface of the resultant, the second wiring 131 is etched by etching the sixth conductive film to be connected to the upper electrode contact plug 129. Form. In this case, the second wiring 131 corresponds to a bit line. Subsequently, after the sixth insulating layer 133 is formed on the entire surface of the substrate including the second wiring 131, the sixth contact 134 is exposed by etching the sixth insulating layer to expose a portion of the second wiring 131. Form. Next, after forming a seventh conductive film (not shown) on the entire surfaces of the sixth contact 134 and the sixth insulating layer 133, the second conductive layer is etched to fill the sixth contact 134. The contact plug 135 is formed. Thereafter, an eighth conductive film (not shown) is formed on the entire surface of the second contact plug 135 and the sixth insulating film 133, and then the eighth conductive film is selectively etched to be connected to a portion of the second wiring 131. The third wiring 137 is formed.

이상에서와 같이, 본 발명은 상변환 물질막 패턴을 원기둥 형상로 제작하여 3차원 스택 구조를 이룸으로써, 상변환 물질막 패턴의 두께를 증가시켜 셀크기를 감소시킬 수 있으며, 또한 상변환 물질막 자체의 두께 증가에 따른 콘택저항 증가의 효과를 기대할 수 있다. 따라서, 고집적 상변환 기억소자의 제작이 용이하다.As described above, the present invention forms a three-dimensional stack structure by fabricating the phase change material film pattern in a cylindrical shape, thereby increasing the thickness of the phase change material film pattern to reduce the cell size, and also the phase change material film The effect of increasing the contact resistance with the increase of its thickness can be expected. Therefore, it is easy to manufacture a highly integrated phase change memory device.

한편, 본 발명은 상변환 물질막을 화학기상증착법을 이용하여 형성함으로써, 기존의 물리적기상증착법에 비해 스텝 커버리지 특성이 우수한 이점이 있다.On the other hand, the present invention by forming a phase conversion material film using a chemical vapor deposition method, there is an advantage that the step coverage characteristics are superior to the conventional physical vapor deposition method.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (8)

제 1배선 및 상기 제 1배선과 연결되는 하부전극이 각각 구비된 반도체기판을 제공하는 단계와,Providing a semiconductor substrate having a first wiring and a lower electrode connected to the first wiring, respectively; 상기 기판 상에 상기 하부전극을 노출시키는 제 1콘택을 가진 제 1절연막을 형성하는 단계와,Forming a first insulating film having a first contact exposing the lower electrode on the substrate; 상기 제 1콘택을 매립시키는 기둥 형상의 상변환 물질막 패턴을 형성하는 단계와,Forming a phase change material film pattern having a pillar shape to fill the first contact; 상기 결과의 제 1절연막 상에 상기 상변환 물질막 패턴을 덮도록 상부전극을 형성하는 단계와, Forming an upper electrode on the resultant first insulating film to cover the phase change material film pattern; 상기 상부전극을 포함한 기판 전면에 상기 상부전극을 노출시키는 제 2콘택을 가진 상기 제 2절연막을 형성하는 단계와,Forming a second insulating film having a second contact exposing the upper electrode on an entire surface of the substrate including the upper electrode; 상기 제 2콘택을 매립시키는 상부전극 콘택 플러그를 형성하는 단계와,Forming an upper electrode contact plug to fill the second contact; 상기 결과의 제 2절연막 위에 상기 상부전극 콘택 플러그와 연결되도록 제 2배선을 형성하는 단계와,Forming a second wiring on the resultant second insulating layer so as to be connected to the upper electrode contact plug; 상기 제 2배선을 포함한 기판 상에 상기 비트라인의 일부위를 노출시키는 제 3콘택을 가진 제 3절연막을 형성하는 단계와, Forming a third insulating film having a third contact on the substrate including the second wiring, the third contact exposing a portion of the bit line; 상기 제 3콘택을 매립시키는 콘택플러그를 형성하는 단계와,Forming a contact plug to bury the third contact; 상기 결과의 제 3절연막 위에 상기 콘택플러그와 연결되도록 제 3배선을 형성하는 단계를 포함한 것을 특징으로 하는 상변환 기억 소자의 형성방법.And forming a third wiring on the resultant third insulating film so as to be connected to the contact plug. 제 1항에 있어서, 상기 하부전극 및 상부전극의 재질로는 TiN, TaN, HfN 및 W 중 어느 하나를 이용하는 것을 특징으로 하는 상변환 기억 소자의 형성방법.The method of claim 1, wherein any one of TiN, TaN, HfN, and W is used as a material of the lower electrode and the upper electrode. 제 1항에 있어서, 상기 상변환 물질막 패턴은 상변환물질막을 화학기상증착 공정으로 형성하고 패터닝한 것을 특징으로 하는 상변환 기억 소자의 형성방법.The method of claim 1, wherein the phase change material film pattern is formed by patterning and patterning a phase change material film by a chemical vapor deposition process. 제 3항에 있어서, 상기 화학기상증착 공정은 700℃ 온도 및 0.001 ~ 10 토르(Torr)의 압력 범위에서 진행하는 것을 특징으로 하는 상변환 기억 소자의 형성방법.The method of claim 3, wherein the chemical vapor deposition process is performed at a temperature of 700 ° C. and a pressure range of 0.001 to 10 Torr. 제 1항에 있어서, 상기 상변환 물질막 패턴의 재질로는 Ge2Sb2Te5, GaSeTe, InSbTe 및 SnSb2Te4 중 어느 하나를 이용하는 것을 특징으로 하는 상변환 기억 소자의 형성방법. The method of claim 1, wherein one of Ge 2 Sb 2 Te 5 , GaSeTe, InSbTe, and SnSb 2 Te 4 is used as a material of the phase change material film pattern. 제 5항에 있어서, 상기 Ge2Sb2Te5는 Sb(C2H5)3 , Sb(C3H7)3, Sb(CH3)3, Sb(C2H 3)3 및 Sb4 중 어느 하나를 Se소오스로 이용하여 형성하는 것을 특징으로 하는 상변환 기억 소자의 형성방법. The method of claim 5, wherein Ge 2 Sb 2 Te 5 is Sb (C 2 H 5 ) 3 , Sb (C 3 H 7 ) 3 , Sb (CH 3 ) 3 , Sb (C 2 H 3 ) 3 and Sb 4 A method for forming a phase change memory device, characterized in that any one of them is formed using a Se source. 제 5항에 있어서, 상기 Ge2Sb2Te5는 Te(C2H5)3, Te(C3 H7)3, Te(CH3)3, Te(C2H3)3, Te(CH3), Te(C4H9)2, Te(CH 3)(C3H5) 및 Te(C3H5)2 중 어느 하나를 Te소오스로 이용하여 형성하는 것을 특징으로 하는 상변환 기억 소자의 형성방법. The method of claim 5, wherein the Ge 2 Sb 2 Te 5 is Te (C2H5) 3 , Te (C 3 H7) 3 , Te (CH 3 ) 3 , Te (C2H 3 ) 3 , Te (CH 3 ), Te ( A C 4 H 9 ) 2 , Te (CH 3 ) (C 3 H 5 ) and Te (C 3 H 5 ) 2 is formed using Te source, the method of forming a phase-change memory device. 제 5항에 있어서, 상기 Ge2Sb2Te5는 GeH4를 Ge소오스로 이용하여 형성하는 것을 특징으로 하는 상변환 기억 소자의 형성방법. The method of claim 5, wherein the Ge 2 Sb 2 Te 5 is formed using GeH 4 as a Ge source.
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