KR100822932B1 - Low capacitance chip device and method of manufacturing the same - Google Patents
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Abstract
Description
도 1 및 도 2는 일반적인 칩 바리스터의 정전용량을 설명하기 위해 채용된 도면들이다.1 and 2 are views used to explain the capacitance of a general chip varistor.
도 3은 외부 전극에 의한 부유용량을 설명하기 위해 채용된 도면이다.3 is a view employed to explain the stray capacitance by the external electrode.
도 4는 본 발명의 제 1실시예에 따른 저정전용량 칩 소자의 제조과정 및 구조를 설명하기 위한 도면이다.4 is a view for explaining the manufacturing process and structure of a low capacitance chip device according to a first embodiment of the present invention.
도 5는 도 4의 (i)의 A-A선의 확대단면도이다.FIG. 5 is an enlarged cross-sectional view of the A-A line of FIG. 4 (i).
도 6은 본 발명의 제 2실시예에 따른 저정전용량 칩 소자의 제조과정 및 구조를 설명하기 위한 도면이다.6 is a view for explaining the manufacturing process and structure of a low capacitance chip device according to a second embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
20, 50 : LTCC 시트 22, 54 : 반응억제층20, 50:
24 : 제 1도전층 26, 56 : 제 1내부 전극24: first
28 : 제 2도전층 30, 60 : 제 2내부 전극28: second
32, 62 : 보호 시트 34, 64 : 오버 글레이징층32, 62:
36, 72 : 제 1외부 전극 38, 74 : 제 2외부 전극36, 72: first
52 : 제 1바리스터 시트 58 : 제 2바리스터 시트 52: first varistor sheet 58: second varistor sheet
본 발명은 저정전용량 칩 소자 및 이의 제조방법에 관한 것으로, 보다 상세하게는 1pF 미만의 정전용량을 유지할 수 있도록 한 저정전용량 칩 소자 및 이의 제조방법에 관한 것이다.The present invention relates to a low capacitance chip device and a method for manufacturing the same, and more particularly, to a low capacitance chip device and a method for manufacturing the same to maintain a capacitance of less than 1pF.
전자기기가 디지털화되면서 외부에서 유입되는 이상전압에 의해 회로가 파손되는 경우가 종종 발생된다. 이러한 이상정압의 원인으로는 낙뢰, 인체에 대전된 정전기 방전, 회로내에서 발생하는 스위칭 전압 등 다양하다. As electronic devices become digital, circuit breakage is often caused by an abnormal voltage introduced from the outside. The causes of the abnormal static voltage are various, such as lightning strikes, electrostatic discharges charged to the human body, switching voltages generated in the circuit.
이러한 이상전압으로부터 회로를 보호하기 위해 통상적으로 바리스터(varistor)를 사용한다. 바리스터는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 평소 회로내에 배치된 바리스터에는 전류가 흐르지 않는다. 그러나, 특정한 전압 이상의 과전압 등에 의하여 바리스터의 양단에 과전압이 걸리면 바리스터의 저항이 급격히 감소하여 거의 모든 전류가 바리스터에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어, 바리스터가 배치된 회로는 과전압으로부터 보호된다. In order to protect the circuit from such an abnormal voltage, a varistor is usually used. Varistors are widely used as protection devices to protect important electronic components and circuits from overvoltage (surge voltage) and static electricity because the resistance changes according to the applied voltage. No current flows through the varistors normally arranged in the circuit. However, if an overvoltage is applied at both ends of the varistor due to an overvoltage or the like exceeding a certain voltage, the resistance of the varistor rapidly decreases and almost all current flows to the varistor, and no current flows to other elements, so that the circuit in which the varistor is disposed is protected from overvoltage. .
최근 통신, 정보기기, AV기기를 중심으로 고주파화, 디지털화, 고집적화, 복합화, 경박단소화, 저가화가 급진전되고 있다. 그로 인해, 통신, 정보기기, AV기기 등이 점차적으로 정전기에 취약해져서 칩 바리스터의 수요 및 필요성이 급증하고 있다. 예를 들어, 최근 휴대폰의 송수신 주파수가 GHz 이상의 고주파화되고 있고, 휴대폰내에 들어가는 고가의 반도체칩이 고집적화됨에 따라 정전기에 대한 취약성은 날로 증가되고 있다. 그에 따라, 과거에는 별로 문제가 되지 않았던 안테나 또는 데이터 전송 포트를 통한 정전기의 유입도 차단해야 될 필요성이 대두되고 있다.In recent years, high-frequency, digital, high-integration, complex, light and thin, and low-cost, such as communication, information equipment, AV equipment is rapidly progressing. As a result, communication, information equipment, AV equipment, and the like gradually become vulnerable to static electricity, and the demand and necessity of chip varistors are rapidly increasing. For example, as the transmission / reception frequency of cellular phones is increasing at a frequency of GHz or more, and as expensive semiconductor chips contained in cellular phones are highly integrated, vulnerability to static electricity is increasing day by day. Accordingly, there is a need to block the inflow of static electricity through antennas or data transmission ports, which have not been a problem in the past.
이러한 필요성을 충족시키기 위해 칩 바리스터는 휴대폰의 안테나단을 통해 들어오는 고주파의 정전기를 차단할 수 있어야 하고, 고주파 환경에서 순수한 캐패시터의 역할을 수행할 수 있어야 한다.To meet this need, chip varistors must be able to block high-frequency static electricity from the antenna stage of a mobile phone and be able to act as a pure capacitor in high-frequency environments.
이를 위해서는 극소의 정전용량을 갖는 칩 바리스터가 필요하게 된다. 하지만, 종래의 바리스터 조성물이 갖는 기본적인 유전율로 인해 극소의 정전용량을 갖는 칩 바리스터를 구현하기 어려웠다. 이에 현재, 저정전용량의 칩 바리스터를 구현하기 위해 유전율이 낮으면서 바리스터 특성이 얻어지는 조성물을 개발하거나, 특수한 구조의 적층 구조를 갖는 칩 바리스터를 구현하고자 하는 연구가 활발히 진행되고 있다.This requires chip varistors with very low capacitance. However, due to the basic dielectric constant of the conventional varistor composition, it is difficult to implement a chip varistor having a very small capacitance. Accordingly, in order to implement low-capacitance chip varistors, studies are being actively conducted to develop compositions having low dielectric constant and varistor characteristics, or to implement chip varistors having a special laminated structure.
저정전용량의 칩 바리스터를 구현하기 위한 일 예로서, 본 출원인은 바리스터 재료의 유전율을 낮추고 대전 면적을 줄여서 바리스터의 정전용량을 낮추는 연구를 하였다. 사용한 바리스터 재료의 유전율이 약 400이며, 이 재료에 SiO2를 첨가하여 유전율을 100으로 낮추어 저정전용량의 칩 바리스터(도 1 및 도 2 참조)를 구 현하였다. As an example for implementing a low-capacitance chip varistor, the present inventors have studied to lower the varistor capacitance by reducing the dielectric constant of the varistor material and reducing the charging area. The dielectric constant of the used varistor material was about 400, and the dielectric constant was lowered to 100 by adding SiO 2 to the material, thereby implementing a low capacitance chip varistor (see FIGS. 1 and 2).
그런데, 대전 면적 이외에 SMD를 하기 위해서 형성한 외부 전극(14, 16)에 의해 형성된 부유용량이 전체 용량값의 50% 정도를 차지하여 상대적으로 대전 면적을 축소해야 되는 문제점이 발생하였다. 도 1 및 도 2에 도시된 칩 바리스터의 문제점에 대하여 칩 바리스터의 제조과정을 언급하면서 설명하면 다음과 같다. However, a problem arises in that the floating capacitance formed by the
도 1 및 도 2에 도시된 칩 바리스터는 유전율이 100인 재료를 사용하여 그린 시트를 제작하고 그 그린 시트위에 일반적인 칩 구현 공정을 이용하여 제조하였다. 칩 바리스터의 목표 용량은 1pF 이하로 설정하여 진행하였다.The chip varistors shown in FIGS. 1 and 2 were fabricated using a material having a dielectric constant of 100 to fabricate a green sheet and using a general chip implementation process on the green sheet. The target capacitance of the chip varistor was set to 1 pF or less.
먼저, 유전율이 100인 재료를 사용하여 다수의 그린 시트(도시 생략)를 제작한다. 제작된 그린 시트들중 두 개의 그린 시트에 내부 전극을 각각 인쇄한다. First, a number of green sheets (not shown) are manufactured using a material having a dielectric constant of 100. Internal electrodes are printed on two of the green sheets.
그리고 나서, 내부 전극이 인쇄되지 않은 그린 시트들(일종의 더미 시트들) 및 내부 전극이 인쇄된 그린 시트를 적층한다. 이때, 도 1 및 도 2에서와 같이 내부 전극(10, 12)이 인쇄된 그린 시트(도시 생략)를 중앙부에 위치되게 적층시킨다. 여기서, 인쇄된 각각의 내부 전극(10, 12)의 폭(W)은 100ｕm 이고, 내부 전극(10, 12)의 중첩 길이(L)는 300ｕm 이다. 내부 전극(10)과 내부 전극(12)간의 거리(D)는 99ｕm 이다. Then, the green sheets (a kind of dummy sheets) on which the internal electrodes are not printed and the green sheets on which the internal electrodes are printed are laminated. In this case, as shown in FIGS. 1 and 2, the green sheets (not shown) on which the
적층후에는 압착을 가하게 된다. 그린 시트들의 적층에 의한 적층체에 압착을 가하게 되면 적층체가 대략 12% 정도 수축되어 내부 전극(10, 12)간의 거리(D)가 대략 87ｕm 정도로 수축된다.After lamination, compression is applied. When pressing the laminate by lamination of the green sheets, the laminate is shrunk by about 12% and the distance D between the
그리고 나서, 원하는 크기로 절단한 후에 소정 온도에서 소결한다. 소결을 하게 되면 내부 전극(10, 12)의 중첩길이(L)와 폭(W) 및 거리(D)가 각각 대략 18% 정도 수축된다. 예를 들어, 수축에 의해 내부 전극(10, 12)의 중첩길이(L)는 대략 246ｕm 정도가 되고, 내부 전극(10, 12)의 폭(W)은 대략 82ｕm 정도가 되며, 내부 전극(10, 12)간의 거리(D)는 대략 71.4ｕm 정도가 된다.Then, it is cut to a desired size and then sintered at a predetermined temperature. When sintering, the overlap length L, the width W, and the distance D of the
이후, 외부 전극(14, 16)을 형성한 후에 소부를 하게 되면 도 1 및 도 2에 도시된 칩 바리스터가 완성된다.Subsequently, when baking is performed after the
이와 같이 완성된 칩 바리스터에 대하여 Cp 계측기(모델명; HP4194A)를 이용하여 다수회에 걸쳐 특성을 측정하여 본 결과 하기의 표 1과 같았다.The chip varistor thus completed was measured using a Cp measuring instrument (model name; HP4194A) several times, and the results were as shown in Table 1 below.
(표 1)Table 1
한편, 대전 면적에 따른 정전용량(Cp)을 하기의 식On the other hand, the capacitance (Cp) according to the charging area is the following formula
Cp = εr× εo ×A/DCp = ε r × ε o × A / D
(여기서, εr은 유전상수이고, εo은 8.8542×pF/m이며, A는 대전 면적이고, D는 내부 전극간의 거리이다.)Where ε r is the dielectric constant, ε o is 8.8542 x pF / m, A is the charge surface, and D is the distance between the internal electrodes.
에 따라 계산하여 보면, Calculate according to,
Cp = 100 × 8.8542pF/m × (246ｕm × 82ｕm )/71.4ｕm Cp = 100 × 8.8542pF / m × (246ｕm × 82ｕm) /71.4ｕm
Cp ≒ 0.25pF 이 된다.Cp ≒ 0.25pF.
이와 같이 실측값(Cp = 0.50pF)과 설계값(Cp ≒ 0.25pF)을 비교하여 보면 50% 정도의 용량 차이가 발생한다. 이는 저정전용량값을 가지는 제품의 경우 SMD하기 위한 외부 전극(14, 16)에 의해서 부유용량이 형성되기 때문이다. 외부 전극(14, 16)에 의해 형성된 부유용량에 의해서 설계값보다 높은 실측값이 나타난다.When comparing the measured value (Cp = 0.50pF) and the design value (Cp ≒ 0.25pF), a capacity difference of about 50% occurs. This is because stray capacitance is formed by the
그리고, 내부 전극이 없는 1005사이즈의 제품으로 칩 바리스터(도 3 참조)를 제작하였을 경우의 정전용량을 계산하여 보면, When the chip varistor (see Fig. 3) is manufactured with a 1005 size product without internal electrodes, the capacitance is calculated.
Cp = 100 × 8.8542pF/m × (500ｕm × 500ｕm )/1000ｕm Cp = 100 × 8.8542pF / m × (500ｕm × 500ｕm) / 1000ｕm
Cp ≒ 0.22pF 이 된다.Cp ≒ 0.22pF.
도 3의 칩 바리스터(내부 전극이 없음)를 Cp 계측기(모델명; HP4194A)를 이용하여 다수회에 걸쳐 특성을 측정하여 본 결과, 하기의 표 2와 같았다.As a result of measuring the characteristics of the chip varistor (no internal electrode) of FIG. 3 using a Cp measuring instrument (model name; HP4194A) over a plurality of times, it was as shown in Table 2 below.
(표 2)Table 2
즉, 대전을 위한 내부 전극이 없이 외부 전극(14, 16)만 형성한 1005 사이즈의 제품의 정전용량은 설계값과 실측값이 거의 유사하다. 그리고, 도 3의 칩 바리스터에서의 정전용량(설계값과 실측값)은 도 1 및 도 2의 칩 바리스터의 대전 면적에서 형성된 정전용량(설계값)과 거의 유사하다. 이는 1pF 미만의 저정전용량을 가지는 제품(예컨대, 1005 사이즈)을 구현할 때 SMD를 위해 형성하는 외부 전극에 기인한 부유용량의 비율이 내부 전극에 의해 형성되는 정전용량과 거의 같게 됨을 의미한다. That is, the capacitance of the 1005 size product in which only the
따라서, 1pF 미만의 저정전용량을 가지는 제품을 구현하고자 할 때에는 실제적으로 내부 전극의 면적을 줄여서 설계해야 된다.Therefore, in order to implement a product having a low capacitance of less than 1pF, it is necessary to actually design by reducing the area of the internal electrode.
그러나, 이와 같이 내부 전극의 대전 면적을 줄이게 되면 에너지 내량이 낮아지게 된다. 에너지 내량이 낮은 저정전용량의 칩 바리스터는 높은 ESD가 인가될 경우 신뢰성 보증에 어려움이 있다. However, if the charging area of the internal electrode is reduced in this way, the energy content becomes low. Low-capacitance chip varistors with low energy content have difficulty in guaranteeing reliability when high ESD is applied.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 부유용량 발생을 최소화하고 에너지 내량을 향상시킬 수 있도록 한 저정전용량 칩 소자 및 이의 제조방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-described problems, and an object thereof is to provide a low capacitance chip device and a method of manufacturing the same capable of minimizing generation of stray capacitance and improving energy resistance.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 저정전용량 칩 소자는, 제 1세라믹층, 제 1 및 제 2내부 전극이 형성되고 제 1세라믹층에 비해 유전율이 높은 제 2세라믹층이, 반응억제층을 매개로 적층된 적층체; 및 적층체의 양측부에 형성된 제 1 및 제 2외부 전극을 포함하고, In order to achieve the above object, a low capacitance chip device according to a preferred embodiment of the present invention includes a second ceramic having a first ceramic layer, first and second internal electrodes formed thereon, and a dielectric constant higher than that of the first ceramic layer. A layer in which layers are laminated via a reaction suppression layer; And first and second external electrodes formed on both sides of the laminate,
제 1외부 전극은 제 1내부 전극의 일단과 접촉되고, 제 2외부 전극은 제 2내부 전극의 일단과 접촉된다.The first outer electrode is in contact with one end of the first inner electrode, and the second outer electrode is in contact with one end of the second inner electrode.
제 2세라믹층은, 반응억제층의 상면에 형성된 제 1도전층, 제 1도전층의 상면중 일측단부에서 타측단부로 소정 길이 형성된 제 1내부 전극, 제 1도전층 및 제 1내부 전극의 상면에 형성된 제 2도전층, 및 제 2도전층의 상면중 타측단부에서 일측단부로 소정 길이 형성된 제 2내부 전극을 포함하고, 제 1내부 전극의 일부와 제 2내부 전극의 일부가 상호 중첩된다.The second ceramic layer may include a first conductive layer formed on an upper surface of the reaction suppression layer and an upper surface of the first inner electrode, the first conductive layer, and the first inner electrode formed at a predetermined length from one end to the other end of the upper surface of the first conductive layer. And a second inner electrode formed in the upper surface of the second conductive layer and a second inner electrode formed at a predetermined length from one end to the other end of the upper surface of the second conductive layer, wherein a part of the first inner electrode and a part of the second inner electrode overlap each other.
제 1 및 제 2도전층은 바리스터 페이스트가 인쇄되어 형성된 층이다.The first and second conductive layers are layers formed by printing varistor paste.
다르게, 제 2세라믹층은, 반응억제층의 상면에 형성된 제 1시트, 제 1시트의 상면중 일측단부에서 타측단부로 소정 길이 형성된 제 1내부 전극, 제 1시트 및 제 1내부 전극의 상면에 형성된 제 2시트, 및 제 2시트의 상면중 타측단부에서 일측단부로 소정 길이 형성된 제 2내부 전극을 포함하고, 제 1내부 전극의 일부와 제 2내 부 전극의 일부가 상호 중첩된다. 이 경우, 제 1 및 제 2시트는 바리스터 재질의 시트이다.Alternatively, the second ceramic layer may be formed on the upper surface of the first inner electrode, the first sheet, and the first inner electrode formed at a predetermined length from one end of the upper surface of the first sheet, the upper surface of the first sheet, and the other end of the upper surface of the first sheet. The formed second sheet and a second inner electrode formed at a predetermined length from one end to the other end of the upper surface of the second sheet, and a part of the first inner electrode and a part of the second inner electrode overlap each other. In this case, the first and second sheets are varistor material sheets.
반응억제층은 SiO2·ZrO2·R2O로 이루어진 유리 재료를 함유한다.The reaction suppression layer contains a glass material composed of SiO 2 ZrO 2 R 2 O.
제 2세라믹층의 상면에 바리스터 재질의 보호 시트가 적층된다.The protective sheet of varistor material is laminated on the upper surface of the second ceramic layer.
보호 시트의 상면에는 오버 글레이징층이 도포된다.The over glazing layer is applied to the upper surface of the protective sheet.
그리고, 본 발명의 실시예에 따른 저정전용량 칩 소자의 제조방법은, 제 1세라믹층을 준비하는 과정; 상호 중첩되는 영역을 갖는 제 1 및 제 2내부 전극이 형성되고 제 1세라믹층에 비해 높은 유전율을 갖는 제 2세라믹층을 준비하는 과정; 제 1세라믹층과 제 2세라믹층을 적층시키되, 반응억제층을 사이에 두고 적층시켜 적층체를 형성하는 과정; 및 적층체의 양측부에 제 1 및 제 2외부 전극을 형성하는 과정을 포함하고,In addition, a method of manufacturing a low capacitance chip device according to an embodiment of the present invention may include preparing a first ceramic layer; Preparing a second ceramic layer having first and second internal electrodes having regions overlapping each other and having a higher dielectric constant than the first ceramic layer; Stacking the first ceramic layer and the second ceramic layer, and laminating the reaction suppression layer therebetween to form a laminate; And forming first and second external electrodes on both sides of the laminate,
제 1외부 전극을 제 1내부 전극의 일단과 접촉시키고, 제 2외부 전극을 제 2내부 전극의 일단과 접촉시킨다.The first outer electrode is in contact with one end of the first inner electrode, and the second outer electrode is in contact with one end of the second inner electrode.
제 2세라믹층을 준비하는 과정에서의 제 2세라믹층을, 바리스터 재료를 사용하여 제조한다.The second ceramic layer in the process of preparing the second ceramic layer is produced using a varistor material.
반응억제층을, SiO2·ZrO2·R2O의 유리 재료를 함유하여 제조한다.The reaction suppression layer is prepared by containing a glass material of SiO 2 ZrO 2 R 2 O.
제 2세라믹층의 상면에 바리스터 재질의 보호 시트를 적층시키는 과정을 더 포함하여도 된다.The method may further include laminating a protective sheet of varistor material on the upper surface of the second ceramic layer.
보호 시트의 상면에 오버 글레이징층을 도포한다.The over glazing layer is applied to the upper surface of the protective sheet.
이하, 첨부된 도면을 참조하여 본 발명의 저정전용량 칩 소자 및 이의 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a low capacitance chip device and a method of manufacturing the same will be described with reference to the accompanying drawings.
(제 1실시예)(First embodiment)
도 4는 본 발명의 제 1실시예에 따른 저정전용량 칩 소자의 제조과정 및 구조를 설명하기 위한 도면이고, 도 5는 도 4의 (i)의 A-A선의 확대단면도이다.4 is a view for explaining the manufacturing process and structure of the low capacitance chip device according to the first embodiment of the present invention, Figure 5 is an enlarged cross-sectional view of the line A-A of Figure 4 (i).
먼저, LTCC 시트(20)를 제조한다(도 4의 (a)참조). LTCC용 저온 소결용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한다. 이어, 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 상기에서 예시된 수치들은 하나의 예일 뿐 제조환경 및 필요에 따라 달라질 수 있다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 LTCC 시트(20)를 제조한다. LTCC 시트(20)를 제 1세라믹층이라고 할 수 있다.First, the
제조된 LTCC 시트(20)의 상면에 반응억제층(22)을 형성시킨다(도 4의 (b)참조). 추후에 LTCC 시트(20) 위에 바리스터부(제 2세라믹층)가 적층된다. 반응억제층(22)이 없게 되면 소성과정에서 바리스터부의 도펀트(dopant) 성분이 LTCC 시트(20)쪽으로 이동하거나 LTCC 시트(20)내의 도펀트 성분이 바리스터부측으로 이동하게 된다. 따라서, 소성과정에서 LTCC와 바리스터부간의 도펀트 성분의 이동을 방지하기 위해 반응억제층(22)이 필요하다. 반응억제층(22)에 의해 바리스터 재료의 유전율이 원하는 값(예컨대, 100)으로 유지될 수 있게 된다. 반응억제층(22)으로는 유리 재질이 사용된다. 반응억제층(22)의 유리 재질의 물성은 하기의 표 3과 같다.A
(표 3)Table 3
이어, 반응억제층(22)의 상면에 스크린 프린팅 등의 방식으로 바리스터 페이스트(paste)를 인쇄한다(도 4의 (c)참조). 반응억제층(22)의 상면에 바리스터 페이스트가 인쇄됨에 따라 형성된 박막 형태의 층을 제 1도전층(24)이라 한다.Subsequently, a varistor paste is printed on the upper surface of the
제 1도전층(24)의 상면에 Ag, Pt, Pd 등의 도전성 페이스트로 소정 두께의 제 1내부 전극(26)을 형성한다(도 4의 (d)참조). 제 1내부 전극(26)은 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 형성가능하다. 제 1내부 전극(26)은 제 1도전층(24)의 횡방향 일측 단부에서 타측 단부측으로 소정 길이로 연장된다. On the upper surface of the first
제 1도전층(24)의 상면 및 제 1내부 전극(26)의 상면에 재차 스크린 프린팅 등의 방식으로 바리스터 페이스트(paste)를 인쇄한다(도 4의 (e)참조). 제 1도전층(24) 및 제 1내부 전극(26)의 상면에 바리스터 페이스트가 인쇄됨에 따라 형성된 박막 형태의 층을 제 2도전층(28)이라 한다.The varistor paste is again printed on the upper surface of the first
제 2도전층(28)의 상면에 Ag, Pt, Pd 등의 도전성 페이스트로 소정 두께의 제 2내부 전극(30)을 형성한다(도 4의 (f)참조). 제 2내부 전극(30)은 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 형성가능하다. 제 2내부 전극(30)은 제 1내부 전극(26)에 대향되기 위해 제 2도전층(28)의 횡방향 타측 단부에서 일측 단부측으로 소정 길이로 연장된다. 제 1내부 전극(26)의 일부와 제 2내부 전극(30)의 일부가 서로 중첩된다. 이와 같이 제 1 및 제 2내부 전극(26, 30)이 형성됨에 따라 바리스터 기능을 수행할 수 있게 된다. 제 1도전층(24), 제 1내부 전극(26), 제 2도전층(28), 및 제 2내부 전극(30)이 형성된 부위를 제 2세라믹층(또는 바리스터부)이라고 할 수 있다.On the upper surface of the second
이어, 제 2도전층(28)의 상면 및 제 2내부 전극(30)의 상면을 보호하기 위해 바리스터 재질의 보호 시트(32)를 적층시킨다(도 4의 (g)참조). 보호 시트(32)를 제 2세라믹층에 포함되는 것으로 하여도 된다. 보호 시트(32)는 하기의 방법으로 제조된다. 바리스터 재질의 보호 시트(32)를 제조하는 공정은 하기의 제조공정 이외의 다른 제조공정으로도 가능하기 때문에 하기의 방법으로만 국한되는 것은 아니다. 바리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 준비된 바리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한다. 이어, 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 상기에서 예시된 수치들은 하나의 예일 뿐 제조환경 및 필요에 따라 달라질 수 있다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 바리스터 재질의 보호 시트(32)를 제조한다.Subsequently, in order to protect the upper surface of the second
이후, SMD시의 솔더링을 위한 도금시 바리스터 재료가 도금액에 침식되는 것을 방지하기 위해 보호 시트(32)의 상면을 오버 글레이즈(over glaze)재료로 도포한다(도 4의 (h)참조). 오버 글레이징에 의해 보호 시트(32)상에 형성된 박막 형태의 층을 오버 글레이징층(34)이라고 한다.Thereafter, the upper surface of the
도 4의 (h)의 적층체(40)를 동시소성한 후에 양측 단부에 제 1 및 제 2외부 전극(36, 38)을 형성한다(도 4의 (i)참조). 이어 전극 소부를 거치게 되면 원하는 저정전용량 칩 소자를 완성하게 된다. After co-firing the
여기서, 완성된 저정전용량 칩 소자의 단면을 보면, 도 5에서와 같이 최하부의 LTCC 시트(20) 위에 반응억제층(22)이 도포된 후에 제 2세라믹층(바리스터부)이 적층되고 그 위에 보호 시트(32)가 적층된다. LTCC 시트(20)와 보호 시트(32)는 바리스터부가 되는 제 2세라믹층을 지지하는 지지층 역할을 한다고 볼 수 있다. LTCC 시트(20)는 외부 전극(36, 38)과 접촉하는 바리스터부의 양 측면의 면적을 적게 한다. 부유용량은 양측 외부 전극(36, 38)간에 존재하는 바리스터에 의해 발생된다. 따라서, 외부 전극(36, 38)과 접촉하는 바리스터의 양측의 면적을 최대한 작게 함으로써 발생될 부유용량을 최소화시켰다. 그리고, LTCC 시트(20)와 바리스터 간의 이종접합이므로, 반응억제층(22)을 그 사이에 개재시킴으로써 소성과정에서 발생될 서로간의 도펀트 이동을 방지하였다. 반응억제층(22)에 의해 바리스터부가 되는 제 2세라믹층의 유전율을 원하는 값으로 유지시킬 수 있게 된다.Here, in the cross section of the completed low capacitance chip device, as shown in Fig. 5, after the
통상적으로, 바리스터의 정전용량은 내부 전극(26, 28)의 면적에 비례하고 대향된 내부 전극(26, 28)간의 거리에 반비례하며 바리스터 재료의 고유 유전율에 비례한다. 따라서, 원하는 낮은 정전용량(저정전용량)을 각각 얻기 위해서 그에 상응한 조정(즉, 내부 전극의 면적, 내부 전극간의 거리, 바리스터 재료의 고유 유전율 선정)이 미리 이루어진 것으로 한다. 이는 이하의 다른 실시예에서도 마찬가지이다. Typically, the capacitance of the varistor is proportional to the area of the
이와 같은 제 1실시예에 따르면, 1pF 미만의 저정전용량을 가지는 제품을 구현할 때 반응억제층에 의해 바리스터부의 유전율을 원하는 유전율로 유지시킬 수 있을 뿐만 아니라 바리스터부의 두께를 최소화하여 외부 전극과의 접촉 면적을 최소화시킴으로써 외부 전극에 의한 부유용량을 최소화 내지는 제거할 수 있게 된다.According to this first embodiment, when implementing a product having a low capacitance of less than 1 pF, not only can the dielectric constant of the varistor part be maintained by the reaction suppression layer, but also the contact with the external electrode by minimizing the thickness of the varistor part. By minimizing the area, it is possible to minimize or eliminate the stray capacitance caused by the external electrode.
기존과 동일한 유전율의 바리스터 재료를 사용하더라도 외부 전극에 의한 부유용량이 최소화 내지는 제거됨에 따라 기존 대비 정전용량을 절반 정도로 낮출 수 있다. Even if the varistor material having the same dielectric constant is used, the capacitance can be lowered by about half as the floating capacity by the external electrode is minimized or eliminated.
기존 제품은 원하는 정전용량을 얻고자 할 때에는 내부 전극의 면적을 줄여야 하였지만, 제 1실시예에서는 내부 전극의 면적을 줄일 필요가 없기 때문에 기존 제품에 비해 대전 면적을 늘려 에너지 내량을 높일 수 있게 된다.Existing products had to reduce the area of the internal electrodes when they wanted to obtain the desired capacitance, but in the first embodiment, it is not necessary to reduce the area of the internal electrodes, thereby increasing the energy content by increasing the charging area compared to the existing products.
(제 2실시예)(Second embodiment)
도 6은 본 발명의 제 2실시예에 따른 저정전용량 칩 소자의 제조과정 및 구조를 설명하기 위한 도면이다.6 is a view for explaining the manufacturing process and structure of a low capacitance chip device according to a second embodiment of the present invention.
먼저, LTCC 시트(50) 및 제 1바리스터 시트(52)를 제조한다(도 6의 (a)참조). LTCC 시트(50) 및 제 1바리스터 시트(52)의 제조방법은 상술한 제 1실시예의 시트 제조방법과 동일하다. LTCC 시트(50)를 제 1세라믹층이라고 할 수 있다.First, the
제조된 LTCC 시트(50)를 최하부에 두고 그 위에 제 1바리스터 시트(52)를 적층하여 결합(접착)시키되, 중간에 반응억제층(54)을 개재시킨다(도 6의 (b)참조). 반응억제층(54)은 상술한 제 1실시예의 반응억제층(22)과 동일한 것으로 보면 된다.With the manufactured
제 1바리스터 시트(52)의 상면에 Ag, Pt, Pd 등의 도전성 페이스트로 소정 두께의 제 1내부 전극(56)을 형성한다(도 6의 (c)참조). 제 1내부 전극(56)은 상술한 제 1실시예의 제 1내부 전극(26)과 동일한 것으로 보면 된다.On the upper surface of the
그리고, 제 1바리스터 시트(52)의 상면 및 제 1내부 전극(56)의 상면을 덮도록 제 2바리스터 시트(58)를 적층하여 결합(접착)시킨다(도 6의 (d)참조). 제 2바리스터 시트(58)의 제조방법은 상술한 제 1실시예의 보호 시트(32)의 제조방법과 동일하다.Then, the
제 2바리스터 시트(58)의 상면에 Ag, Pt, Pd 등의 도전성 페이스트로 소정 두께의 제 2내부 전극(60)을 형성한다(도 6의 (e)참조). 제 2내부 전극(60)은 상술한 제 1실시예의 제 2내부 전극(30)과 동일한 것으로 보면 된다. 제 1내부 전극(56)의 일부와 제 2내부 전극(60)의 일부가 서로 중첩된다. 이와 같이 제 1 및 제 2내부 전극(56, 60)이 형성됨에 따라 바리스터 기능을 수행할 수 있게 된다. 제 1바리스터 시트(52), 제 1내부 전극(56), 제 2바리스터 시트(58), 및 제 2내부 전극(60)이 형성된 부위를 제 2세라믹층(또는 바리스터부)이라고 할 수 있다.On the upper surface of the
이어, 제 2바리스터 시트(58)의 상면 및 제 2내부 전극(60)의 상면을 보호하기 위해 바리스터 재질의 보호 시트(62)를 적층시킨다(도 6의 (f)참조). 보호 시트(62)는 상술한 제 1실시예의 보호 시트(32)와 동일한 것으로 보면 된다. 보호 시트(62)를 제 2세라믹층에 포함되는 것으로 하여도 된다. Subsequently, in order to protect the upper surface of the
이후, SMD시의 솔더링을 위한 도금시 바리스터 재료가 도금액에 침식되는 것을 방지하기 위해 보호 시트(62)의 상면을 오버 글레이즈(over glaze)재료로 도포한다(도 6의 (g)참조). 오버 글레이징에 의해 보호 시트(62)상에 형성된 박막 형태의 층을 오버 글레이징층(64)이라고 한다.Thereafter, the upper surface of the
도 6의 (g)의 적층체(70)를 동시소성한 후에 양측 단부에 제 1 및 제 2외부 전극(72, 74)을 형성한다(도 6의 (h)참조). 이어 전극 소부를 거치게 되면 원하는 저정전용량 칩 소자를 완성하게 된다. After co-firing the
제 2실시예에 대한 단면도를 별도로 도시하지 않았는데, 이는 당업자라면 충분히 파악가능하다.The cross-sectional view for the second embodiment is not shown separately, which is well understood by those skilled in the art.
이와 같은 제 2실시예에 따르면, 1pF 미만의 저정전용량을 가지는 제품을 구현할 때 반응억제층에 의해 바리스터부의 유전율을 원하는 유전율로 유지시킬 수 있을 뿐만 아니라 바리스터부의 두께를 최소화하여 외부 전극과의 접촉 면적을 최 소화시킴으로써 외부 전극에 의한 부유용량을 최소화 내지는 제거할 수 있게 된다.According to this second embodiment, when implementing a product having a low capacitance of less than 1 pF, not only can the dielectric constant of the varistor part be maintained at a desired dielectric constant by the reaction suppression layer, but also the contact with external electrodes by minimizing the thickness of the varistor part. By minimizing the area, it is possible to minimize or eliminate the floating capacity by the external electrode.
기존과 동일한 유전율의 바리스터 재료를 사용하더라도 외부 전극에 의한 부유용량이 최소화 내지는 제거됨에 따라 기존 대비 정전용량을 절반 정도로 낮출 수 있다. Even if the varistor material having the same dielectric constant is used, the capacitance can be lowered by about half as the floating capacity by the external electrode is minimized or eliminated.
기존 제품은 원하는 정전용량을 얻고자 할 때에는 내부 전극의 면적을 줄여야 하였지만, 제 2실시예에서는 내부 전극의 면적을 줄일 필요가 없기 때문에 기존 제품에 비해 대전 면적을 늘려 에너지 내량을 높일 수 있게 된다.Existing products had to reduce the area of the internal electrode when they wanted to obtain the desired capacitance, but in the second embodiment, since the area of the internal electrode does not need to be reduced, it is possible to increase the energy content by increasing the charging area compared with the existing product.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.On the other hand, the present invention is not limited only to the above-described embodiment, but can be modified and modified within the scope not departing from the gist of the present invention, the technical idea to which such modifications and variations are also applied to the claims Must see
이상 상세히 설명한 바와 같이 본 발명에 따르면, 1pF 미만의 저정전용량을 가지는 제품을 구현할 때 반응억제층에 의해 바리스터부의 유전율을 원하는 유전율로 유지시킬 수 있을 뿐만 아니라 바리스터부의 두께를 최소화하여 외부 전극과의 접촉 면적을 최소화시킴으로써 외부 전극에 의한 부유용량을 최소화할 수 있다.As described in detail above, according to the present invention, when implementing a product having a low capacitance of less than 1 pF, not only can the dielectric constant of the varistor part be maintained by the reaction suppression layer, but also the minimum thickness of the varistor part is minimized. By minimizing the contact area, it is possible to minimize the stray capacitance caused by the external electrode.
기존과 동일한 유전율의 바리스터 재료를 사용하더라도 외부 전극에 의한 부유용량이 최소화 내지는 제거됨에 따라 기존 대비 정전용량을 절반 정도로 낮출 수 있다. Even if the varistor material having the same dielectric constant is used, the capacitance can be lowered by about half as the floating capacitance by the external electrode is minimized or eliminated.
기존 제품은 원하는 정전용량을 얻고자 할 때에는 내부 전극의 면적을 줄여 야 하였지만, 본 발명에서는 내부 전극의 면적을 줄일 필요가 없기 때문에 기존 제품에 비해 대전 면적을 늘려 에너지 내량을 높일 수 있게 된다.Existing products had to reduce the area of the internal electrode when the desired capacitance was to be obtained, but in the present invention, it is not necessary to reduce the area of the internal electrode, thereby increasing the energy content by increasing the charging area compared to the existing product.
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| JPH0696907A (en) * | 1992-09-11 | 1994-04-08 | Murata Mfg Co Ltd | Manufacture of chip varistor |
| JPH08162304A (en) * | 1994-12-01 | 1996-06-21 | Matsushita Electric Ind Co Ltd | Electronic part and its manufacture |
| KR19980073928A (en) * | 1997-03-20 | 1998-11-05 | 오세종 | Low capacity chip barista |
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- 2006-12-19 KR KR1020060129842A patent/KR100822932B1/en not_active IP Right Cessation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |