KR100738066B1 - 열적 안정성이 우수한 실리사이드막 형성방법, 이방법으로 형성된 실리사이드막이 구비된 반도체 소자와반도체 메모리 소자 및 이들 소자의 제조 방법 - Google Patents

열적 안정성이 우수한 실리사이드막 형성방법, 이방법으로 형성된 실리사이드막이 구비된 반도체 소자와반도체 메모리 소자 및 이들 소자의 제조 방법 Download PDF

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Abstract

열적 안정성이 우수한 실리사이드막 형성방법, 이 방법으로 형성된 실리사이드막이 구비된 반도체 소자와 반도체 메모리 소자 및 이들 소자의 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 실리콘 함유 기판 상에 게르마늄막과 니켈막을 순차적을 적층한 다음, 그 결과물을 열처리하여 게르마늄이 포함된 니켈 모노 실리사이드막 형성 방법을 제공하고, 이렇게 형성된 니켈 모노 실리사이드막을 구비하는 반도체 소자와 반도체 메모리 소자 및 이들 소자의 제조 방법을 제공한다.

Description

열적 안정성이 우수한 실리사이드막 형성방법, 이 방법으로 형성된 실리사이드막이 구비된 반도체 소자와 반도체 메모리 소자 및 이들 소자의 제조 방법{Method of forming silicide film having excellent thermal stability, semiconductor device and semiconductor memory device comprising silicide film formed by the same, and methods of manufacturing the same}
도 1 및 도 2는 본 발명의 실시예에 의한 실리사이드막 형성방법을 단계별로 나타낸 단면도들이다.
도 3은 종래 기술에 의한 NiSi막이 NiSi2막으로 변화됨에 따른 자유 에너지의 변화량을 보여주는 그래프이다.
도 4는 본 발명의 실시예에 의한 실리사이드막 형성방법으로 형성한 NiSi막이 NiSi2막으로 변화됨에 따른 자유 에너지의 변화량을 나타낸 그래프이다.
도 5는 종래 기술 및 본 발명의 실시에에 의한 실리사이드막 형성방법에서 어닐링 온도에서 따른 실리사이드막의 쉬트 저항 변화를 나타낸 그래프들이다.
도 6은 종래 기술에 의한 실리사이드막 형성방법으로 형성한 니켈 실리사이드막에 대한 엑스선 회절 분석 결과를 나타낸 그래프이다.
도 7은 본 발명의 실시예에 의한 실리사이드막 형성방법에서 2nm의 게르마늄(Ge)막을 사용하여 형성한 니켈 실리사이드막에 대한 엑스선 회절 분석 결 과를 나타낸 그래프이다.
도 8은 본 발명의 실시예에 의한 실리사이드막 형성방법에서 5nm의 게르마늄(Ge)막을 사용하여 형성한 니켈 실리사이드막에 대한 엑스선 회절 분석 결과를 나타낸 그래프이다.
도 9는 30nm의 니켈을 사용하여 형성한, 종래 기술에 의한 니켈 실리사이드막에 대한 투과 전자 현미경 사진이다.
도 10은 본 발명의 실시예에 의한 실리사이드막 형성방법에서 2nm의 게르마늄(Ge)막을 사용하여 형성한 니켈 실리사이드막에 대한 투과 전자 현미경 사진이다.
도 11은 본 발명의 실시예에 의한 실리사이드막 형성방법에서 5nm의 게르마늄(Ge)막을 사용하여 형성한 니켈 실리사이드막에 대한 투과 전자 현미경 사진이다.
도 12는 본 발명의 실시예에 의한 실리사이드막 형성방법에서 5nm의 게르마늄(Ge)막을 사용하여 형성한 니켈 실리사이드막에 대한 주사 투과 전자 현미경(STEM) 사진이다.
도 13은 본 발명의 실시예에 의한 실리사이드막 형성방법에서 5nm의 게르마늄(Ge)막을 사용하여 형성한 니켈 실리사이드막의 성분 분포를 보여주는 에너지 분석 엑스선 분광 스펙트럼(EDX)의 프로화일을 나타낸 그래프이다.
도 14는 본 발명의 실시예에 의한 실리사이드막 형성방법에서 2nm의 게르마늄(Ge)막을 사용하여 형성한 니켈 실리사이드막에 대한 주사 투과 전자 현미경 사 진이다.
도 15는 본 발명의 실시예에 의한 실리사이드막 형성방법에서 2nm의 게르마늄(Ge)막을 사용하여 형성한 니켈 실리사이드막의 성분 분포를 보여주는 에너지 분석 엑스선 분광 스펙트럼(EDX)의 프로화일을 나타낸 그래프이다.
도 16은 종래 기술에 의한 니켈 실리사이드막과 본 발명의 실시예에 의한 실리사이드막 형성방법에서 각각 2nm 및 5nm의 게르마늄(Ge)막을 사용하여 형성한 니켈 실리사이드막들의 후속 열처리 온도에 따를 쉬트 저항의 변화를 나타낸 그래프이다.
도 17 내지 도 20은 본 발명의 실시예에 의한 실리사이드막 형성 방법을 트랜지스터 제조 방법에 적용한 예를 나타낸 단면도들이다.
도 21은 본 발명의 실시예에 의한 실리사이드막 형성 방법으로 형성한 실리사이드막이 구비된 반도체 메모리 소자의 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10:실리콘을 함유하는 기판 40:기판
42:게이트 절연막 44:게이트 스페이서
46:게르마늄막 48:니켈막
50, 58:게르마늄을 포함하는 NiSi막 52:필드 산화막
54:층간 절연층 56:도전성 플러그
C:커패시터 G:게이트 전극
h:콘택홀 L, L1:직선
S, D:소오스 및 드레인 SF1, SF2:제1 및 제2 NiSi
p1, p2:제1 및 제2 피크 P1, P2:제1 및 제2 부분
1. 발명의 분야
본 발명은 물질막 형성방법에 관한 것으로써, 보다 자세하게는 열적 안정성이 우수한 실리사이드막 형성방법, 이 방법으로 형성된 실리사이드막이 구비된 반도체 소자와 반도체 메모리 소자 및 이들 소자의 제조 방법에 관한 것이다.
2. 관련기술의 설명
반도체 장치의 집적도가 높아지면서 반도체 소자들, 예를 들면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)나 커패시터의 크기도 서브 미크론 이하로 작아지고 있다.
이와 같이 반소체 소자의 크기가 서브 미크론 이하로 작아지면서, 반도체 소자의 콘택 영역, 예컨대 MOSFET의 게이트, 소오스 및 드레인의 콘택영역의 기생 저항(parasitic resistance)도 증가되고 있다. 기생저항이 증가되면 알·씨 딜레이(RC elay)가 증가되어 반도체 소자의 속도가 떨어진다.
이에 따라 콘택영역에 실리콘(Si)과 금속의 반응 결과물인 실리사이드막을 형성하여 상기 콘택영역의 면저항과 접촉저항을 낮추는 방법이 널리 사용되고 있다.
현재까지 널리 사용된 대표적인 실리사이드로 티타늄 실리사이드(TiSi2)와 코발트 실리사이드(CoSi2)를 들 수 있다. 이들 두 실리사이드 모두 반도체 소자의 고속 동작에 적합한 낮은 비저항값을 갖고 있다.
그러나 티타늄 실리사이드와 코발트 실리사이드는 다음과 같은 단점을 갖고 있다.
곧, 티타늄 실리사이드의 경우, 브리징(bridging)에 기인한 쇼트(short)가 비교적 쉽게 발생되고, 좁은 라인(narrow line) 효과에 의해서 실제 소자에 적용하기 어렵다.
코발트 실리사이드의 경우, 티타늄 실리사이드보다 좋은 특성을 갖고 있지만, 그 형성과정에서 실리콘 소모량이 많은 단점을 갖고 있다. 따라서 코발트 실리사이드를 얕은 접합(shallow junction)을 갖는 반도체 소자에 적용하기 어려울 수 있다.
티타늄 실리사이드와 코발트 실리사이드의 이러한 문제점들이 드러나면서 최근에는 이들 실리사이드를 대체 할 수 있는 새로운 실리사이드가 소개되고 있는데, 니켈 모노 실리사이드(NiSi)는 그 중의 하나이다.
니켈 모노 실리사이드는 티타늄 실리사이드나 코발트 실리사이드와 비슷한 비저항(14μΩ·cm)을 갖는다. 그러면서도 브리징 문제점과, 좁은 라인 효과가 없는 것으로 알려져 있다. 그리고 실리콘 소모량도 코발트 실리사이드를 형성할 때보다 훨씬 적은 것으로 알려져 있다.
그런데 이러한 니켈 모도 실리사이드를 반도체 소자의 제조공정에 사용하면 서 다음과 같은 문제점이 드러나고 있다.
곧, 반도체 소자의 제조과정에서 BPSG(borophosphosilicate glass)막과 같은 층간 절연막(InterLayer Dielectric)을 형성한 후에는 리플로우(reflow)를 위한 열처리 공정을 거치게 된다. 이때 상기 열처리 공정은 니켈 모노 실리사이드를 형성할 때보다 훨씬 높은 700℃ 이상에서 진행된다. 이러한 열처리 공정에서 니켈 모노 실리사이드가 비저항이 훨씬 높은 NiSi2로 변환되기 때문에, 반도체 소자의 기생 저항이 증가되어 반도체 소자의 성능이 저하되게 된다.
본 발명이 이루고자 하는 제1 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 쉬트 저항이 낮고 열적 안정성이 우수한 실리사이드막을 구비하는 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 제2 기술적 과제를 이러한 반도체 소자를 포함하는 반도체 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 제3 기술적 과제는 상기 반도체 소자와 상기 반도체 메모리 소자에 사용된 실리사이드막의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 제4 기술적 과제는 상기 반도체 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 제5 기술적 과제를 상기 반도체 메모리 소자의 제조 방법을 제공함에 있다.
상기 제1 기술적 과제를 달성하기 위하여, 본 발명은 실리콘(Si)을 함유하는 기판의 소정 영역 상에 게이트가 형성되어 있고, 상기 게이트 둘레의 상기 기판에 소오스 및 드레인이 형성된 반도체 소자에 있어서, 상기 소오스, 드레인 및 게이트 중 적어도 어느 하나의 표면은 게르마늄이 포함된 니켈 모노 실리사이드(NiSi)막으로 된 것을 특징으로 하는 반도체 소자를 제공한다.
상기 제2 기술적 과제를 달성하기 위하여, 본 발명은 트랜지스터와 이에 연결된 데이터 저장 수단을 구비하는 반도체 메모리 소자에 있어서, 상기 트랜지스터와 데이터 저장 수단의 접촉면에 게르마늄이 포함된 니켈 실리사이드막이 구비된 것을 특징으로 하는 반도체 메모리 소자를 제공한다.
여기서, 상기 데이터 저장 수단은 커패시터 또는 MTJ셀과 같은 자기 저항체일 수 있다. 따라서 상기 반도체 메모리 소자는 자기 메모리 소자일 수 있다. 또한, 상기 반도체 메모리 소자는 임베디드(embeded) 메모리 소자일 수 있다.
상기 트랜지스터의 드레인과 상기 커패시터의 하부전극은 도전성 플러그를 통해서 연결될 수 있고, 상기 도전성 플러그의 표층에 게르마늄이 포함된 니켈 실리사이드막이 구비될 수 있다. 또한, 상기 드레인의 표층에 게르마늄이 포함된 니켈 실리사이드막이 구비될 수 있다.
본 발명은 상기 제3 기술적 과제를 달성하기 위하여, 실리콘을 함유하는 기판 상에 상기 실리콘과 금속의 반응물에 흡수될 임시막을 형성하는 제1 단계, 상기 임시막 상에 후속 열처리 단계에서 상기 실리콘과 반응할 금속막을 형성하는 제2 단계 및 상기 금속막이 형성된 결과물을 열처리하여 상기 기판의 표층에 금속 실리사이드막을 형성하는 제3 단계를 포함하는 것을 특징으로 하는 실리사이드막 형성방법을 제공한다.
상기 기판은 단결정 실리콘 기판, 폴리 실리콘 기판, 도핑된 실리콘 기판, 비정질 실리콘 기판, 실리콘 게르마늄(SiXGe1-X) 기판, 실리콘 질화막(SiX N1-X) 기판 또는 실리콘 카바이드(SiC) 기판일 수 있다.
상기 제3 단계에서 상기 금속막이 형성된 결과물은 300℃∼1,000℃와 질소가스 분위기하에서 RTA방식으로 수십초 동안 열처리할 수 있다.
본 발명은 상기 제4 기술적 과제를 달성하기 위하여, 실리콘을 함유하는 기판 상에 게이트 절연막과 게이트 전극을 포함하는 게이트 적층물을 형성하는 제1 단계, 상기 게이트 적층물 둘레의 상기 기판에 얕은 불순물층을 형성하는 제2 단계, 상기 게이트 적층물의 측면에 게이트 스페이서를 형성하는 제3 단계, 상기 게이트 스페이서 둘레의 얕은 불순물층에 깊은 불순물층을 형성하여 상기 얕은 불순물층과 상기 깊은 불순물층으로 된 소오스 및 드레인을 형성하는 제4 단계 및 상기 소오스, 드레인 및 게이트 전극 중 적어도 어느 하나의 표층에만 게르마늄을 포함하는 니켈 실리사이드막을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법을 제공한다.
이때, 상기 제5 단계는 상기 기판 상에 상기 소오스 및 드레인과 상기 게이트 적층물을 덮고 상기 실리콘과 금속의 반응물에 흡수될 게르마늄(Ge)막을 형성하 는 단계, 상기 게르마늄막 상에 니켈막을 형성하는 단계 및 상기 니켈막이 형성된 결과물을 열처리하는 단계를 포함할 수 있다. 이때, 상기 니켈막이 형성된 결과물은 300℃∼1,000℃와 질소가스 분위기하에서 RTA방식으로 수십초 동안 열처리할 수 있다.
본 발명은 상기 제5 기술적 과제를 달성하기 위하여, 실리콘을 함유하는 기판에 트랜지스터를 형성하는 제1 단계, 상기 기판 상에 상기 트랜지스터를 덮는 층간 절연층을 형성하는 제2 단계, 상기 층간 절연층에 콘택을 위한 상기 트랜지스터의 일부가 노출되는 콘택홀을 형성하는 제3 단계, 상기 콘택홀을 도전성 플러그로 채우는 제4 단계, 상기 도전성 플러그의 표층에 TiSi, CoSi 및 NiSi보다 적어도 열적 안정성이 우수한 실리사이드막을 형성하는 제5 단계 및 상기 층간 절연층 상에 상기 도전성 플러그의 전면과 접촉되는 데이터 저장 수단을 형성하는 제6 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법을 제공한다.
상기 제2 단계에서 상기 층간 절연층을 형성하기 전에 상기 콘택홀을 통해서 노출될 상기 트랜지스터의 일부에 TiSi, CoSi 및 NiSi보다 적어도 열적 안정성이 우수한 실리사이드막을 형성할 수 있다.
상기 데이터 저장 수단은 커패시터 또는 MTJ셀일 수 있다. 또한, 상기 실리사이드막은 게르마늄을 포함하는 니켈 실리사이드막으로 형성할 수 있다.
상기 게르마늄을 포함하는 니켈 실리사이드막은 상기 게르마늄을 포함하는 니켈 실리사이드막이 형성될 하부 물질막 상에 상기 게르마늄을 포함하는 니켈 실리사이드막에 흡수될 게르마늄막을 형성하는 단계, 상기 게르마늄막 상에 니켈막을 형성하는 단계, 상기 니켈막이 형성된 결과물을 열처리하는 단계 및 상기 잔류하는 니켈막을 제거하는 단계를 거쳐 형성할 수 있다.
이러한 본 발명을 이용하면, TiSi, CoSi 및 NiSi보다 적어도 열적 안정성이 높은 실리사이드막을 제조할 수 있다. 그리고 이러한 실리사이드막을 반도체 소자, 반도체 메모리 소자 등에 적용함으로써 각 소자에서 기생저항을 줄여 각 소자의 동작 특성을 개선할 수 있다.
이하, 본 발명의 실시예에 의한 열적 안정성이 우수한 실리사이드막 형성방법, 이 방법으로 형성한 실리사이드막이 적용된 반도체 소자와 반도체 메모리 소자 및 이들 소자의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 실시예에 의한 실리사이드막 형성방법을 설명한다.
도 1을 참조하면, 실리콘(Si)을 포함하는 기판(10) 상에 임시막(temporary film)(12)을 형성한다. 임시막(12)은 후속 실리사이드막이 형성되면서 실리사이드막에 흡수된다. 따라서 상기 실리사이드막이 형성되면서 임시막(12)은 사라지게 된다. 임시막(12)은 상기 실리사이드막이 형성된 후에도 존재할 수는 있지만, 그 두께는 막이라고 할 수 없을 정도로 극히 얇다. 계속해서 임시막(12) 상에 실리사이드를 형성할 금속막(14)을 형성한다. 임시막(12)은 기판(10)과 금속막(14)은 후속 열처리 공정에서 서로 반응하여 금속화합물, 곧 실리사이드막을 형성하는데, 임시 막(12)은 이 과정에서 상기 실리사이드막에 흡수되어 상기 실리사이드막의 열적 안정성을 높이는데 이용된다. 따라서 임시막(12)은 상기 실리사이드막과 잘 융화될 수 있는 물질막으로 형성하는 것이 바람직하다. 기판(10)은 단결정 실리콘 기판, 폴리 실리콘 기판, 도핑된 실리콘 기판, 비정질 실리콘 기판, 실리콘 게르마늄(SiXGe1-X) 기판, 실리콘 나이트라이드(SiXN1-X) 기판 또는 실리콘 카바이드(SiC) 기판 등과 같이 실리콘을 포함하는 기판이면 모두 사용될 수 있다. 금속막(14)은 소정 두께의 니켈(Ni)막으로 형성할 수 있다. 임시막(12)은 기판(10)과 금속막(14)을 구성하는 물질에 따라 달라진다. 상기와 같이 기판(10)이 실리콘을 포함하는 기판으로 형성되고, 금속막(14)이 니켈막으로 형성되는 경우, 임시막(12)은 소정 두께의 게르마늄(Ge)막으로 형성할 수 있다. 본 실리사이드막 형성방법이 적용되는 분야에 따라 다를 수 있지만, 임시막(12)이 니켈막으로 형성된 경우, 임시막(12)의 두께는 1nm이상으로 형성할 수 있으나, 2nm∼10nm 정도의 두께로 형성하는 것이 바람직하다.
임시막(12)과 금속막(14)은 전자빔 증발기(e-beam evaporator)를 사용하여 형성할 수도 있지만, 두께 조절이 용이한 CVD, PVD, MOCVD, MBE 또는 스퍼터(Sputter) 등을 사용하여 형성하는 것이 바람직하다.
상기한 바와 같이, 기판(10) 상에 임시막(12) 및 금속막(14)을 순차적으로 형성한 다음, 그 결과물을 소정의 온도에서 소정의 시간동안 가열한다. 예를 들면, 임시막(12)이 2nm∼10nm의 게르마늄막이고, 금속막(14)이 30nm 정도의 니켈막인 경 우, 질소가스(N2) 분위기와 300℃∼1000℃에서 30초동안 임시막(12)과 금속막(14)이 순차적으로 적층된 결과물을 급속 열처리(Rapid Thermal Annealing)할 수 있다. 이 과정에서 금속막(14)의 성분과 기판(10)의 성분이 서로 반응하여 도 2에 도시한 바와 같이 기판(10) 상에 금속막(14)의 성분과 기판(10)의 성분을 포함하는 실리사이드막(16)이 형성된다. 이러한 실리사이드막(16) 형성 과정에서 임시막(12)의 성분은 실리사이드막(16)의 확산되어 실리사이드막(16)은 임시막(12)의 성분을 포함하게 된다. 이에 따라 실리사이드막(16) 형성 과정이 완료되면서 임시막(12)은 완전히 사라지게 된다.
한편, 실리사이드막(16) 형성 과정이 완료된 후에도 임시막(12)이 남아 있을 수 있으나, 실리사이드막(16) 형성 과정에서 임시막(12)이 실리사이드막(16)에 대부분 흡수되기 때문에, 실리사이드막(16) 형성 과정이 완료된 후 남은 임시막의 두께는 최초 형성된 임시막(12)의 두께에 비해 극히 얇고, 막으로서 아무런 의미가 없다. 그러므로 실리사이드막(16)의 특성은 실리사이드막(16) 형성 후에 남은 임시막으로부터 큰 영향을 받지 않는다.
실리사이드막(16)은 니켈 모노 실리사이드(NiSi)막인 것이 바람직하다. 금속막(14)은 실리사이드막(16) 형성 과정에서 모두 소진되는 것이 바람직하나, 도 에 도시한 바와 같이 그 일부(14a)가 잔류할 수 있다. 실리사이드막(16) 형성 과정이 완료된 후, 실리사이드막(16) 상에 남아 있는 잔류 금속막(14a)은 소정 방법, 예를 들면 습식식각으로 제거할 수 있다.
하기 설명은 실리사이드막(16)이 니켈 모노 실리사이드막일 때의 여러 가지 물리적 특성들에 대한 것이다.
상술한 바와 같이, 금속막(14)과 임시막(12)으로서 각각 니켈막과 게르마늄막을 사용하여 니켈 모노 실리사이드막(이하, 본 발명의 NiSi라 함)을 형성하는 경우, 니켈 모노 실리사이드막의 자유 에너지는 종래의 방법으로 형성한 니켈 모노 실리사이드(이하, 종래의 NiSi라 함)보다 증가하게 된다.
도 3 및 도 4는 각각 종래의 NiSi와 본 발명의 NiSi가 NiSi2로 바뀔 때의 자유에너지 변화를 보여준다.
도 3 및 도 4를 참조하면, 종래의 NiSi가 NiSi2로 바뀔 때의 자유 에너지 변화(△G1)보다 본 발명의 NiSi가 NiSi2로 바뀔 때의 자유 에너지 변화(△G2)가 훨씬 큰 것을 볼 수 있는데, 이러한 사실로부터 본 발명의 NiSi가 종래의 NiSi보다 열적으로 훨씬 안정하다는 것을 알 수 있다.
도 5는 본 발명의 NiSi와 종래의 NiSi에 대한 쉬트 저항 측정 결과를 나타낸 것으로, 각 NiSi를 형성할 때의 어닐링 온도에 따라 각 NiSi의 쉬트 저항이 변화하는 양상을 알 수 있다. 쉬트 저항은 쉬트 저항 측정기를 이용하였고, 4곳에서 쉬트 저항을 측정하였다. 도 5에서 참조도형 △는 30nm의 니켈막을 사용한 종래의 NiSi의 쉬트 저항 변화를 보여준다. 그리고 참조도형 □는 2nm의 게르마늄막과 30nm의 니켈막을 사용한 본 발명의 NiSi(이하, 제1 NiSi라 함)의 쉬트 저항 변화를 보여준다. 또한 참조도형 ○은 5nm의 게르마늄막과 30nm의 니켈막을 사용한 본 발명의 NiSi(이하, 제2 NiSi라 함)의 쉬트 저항 변화를 보여준다.
도 5를 참조하면, 종래의 NiSi의 쉬트 저항은 700℃까지 일정하다가 그 이상 의 온도에서 급격히 증가됨을 알 수 있다. 이에 반해 상기 제1 및 제2 NiSi의 쉬트 저항은 750℃까지 일정하다가 그 이상의 온도에서 서서히 증가함을 알 수 있다.
도 5에 도시된 결과로부터 상기 제1 및 제2 NiSi의 경우, 어닐링 온도가 증가함에 따라 발생되는 쉬트 저항 저하 현상을 효과적으로 방지 할 수 있음을 알 수 있다.
다음에는 여러 온도에서 열처리하여 형성한 종래의 NiSi, 상기 제1 NiSi 및 상기 제2 NiSi에 대한 글랜싱 각 엑스선 회절(Glancing angle X-ray Diffraction) (GXRD) 결과를 설명한다.
도 6은 종래의 NiSi에 대한 GXRD 결과를 보여주고, 도 7 및 도 8은 각각 상기 제1 및 제2 NiSi에 대한 GXRD 결과들을 보여준다. 도 6 내지 도 7에서 참조도형 □는 NiSi에 대한 피크를 나타내고, 참조도형 ○은 NiSi2에 대한 피크를 나타낸다.
도 6을 참조하면, 종래의 NiSi의 경우, 형성할 때의 열처리(RTA) 온도가 600℃일 때까지 NiSi만 존재함을 알 수 있다. 그러나 열처리 온도가 700℃이상이 되면서 NiSi와 NiSi2가 함께 존재함을 알 수 있고, 특히 열처리 온도가 800℃이상인 경우에는 NiSi2만 존재함을 알 수 있다.
이러한 결과로부터 종래의 NiSi의 경우, 그 형성 온도가 700℃가 되면서 NiSi의 일부가 NiSi2로 바뀐다는 것을 알 수 있다.
한편, 도 7 및 도 8을 참조하면, 도 6에 도시된 종래의 NiSi의 GXRD 결과와 본 발명의 NiSi의 GXRD 결과는 상당히 다르다는 것을 알 수 있다.
구체적으로, 도 7에 도시한 바와 같이 상기 제1 NiSi의 경우, 형성온도가 800℃일 때까지도 NiSi만 존재한다는 것을 알 수 있고, 850℃가 되면서 NiSi2가 존재하고, 900℃가 되면서 NiSi2만 존재함을 알 수 있다. 이러한 결과는 곧 제1 NiSi의 형성온도가 850℃가 되면서 제1 NiSi의 일부가 NiSi2로 바뀌고, 형성온도가 900℃가 되면서 제1 NiSi가 모두 NiSi2로 바뀐다는 것을 의미한다.
계속해서 도 8을 참조하면, 5nm의 게르마늄막을 사용하여 형성한 상기 제2 NiSi의 경우, 종래의 NiSi보다는 물론이고, 상기 제1 NiSi의 경우보다도 바람직한 형성온도 범위가 더 증가됨을 알 수 있다.
곧, 상기 제2 NiSi의 경우, 형성온도가 850℃일 때까지는 NiSi만 존재하고, 형성온도가 850℃가 되면서 NiSi2가 존재함을 알 수 있다. 이것은 곧 제2 NiSi의 형성온도가 850℃가 되면서 일부 NiSi가 NiSi2로 바뀐다는 것을 의미한다.
도 6 내지 도 8에 도시한 결과들로부터 게르마늄막을 이용하여 NiSi를 형성할 때가 그렇지 않을 때보다 NiSi가 NiSi2로 바뀌는 온도가 높아짐을 알 수 있다. 또한, 게르마늄막을 이용하여 NiSi를 형성할 때도 게르마늄막을 두껍게 형성할수록 NiSi가 NiSi2로 바뀌는 온도가 높아짐을 알 수 있다.
도 9 내지 도 11은 700℃에서 30초간 RTA방식으로 열처리하여 형성한 종래의 NiSi, 상기 제1 NiSi(SF1) 및 상기 제2 NiSi(SF2)의 단면을 보여주는 투과 전자 현미경(Transmission Electron Microscopy) 사진들이다.
도 9를 참조하면, 종래의 NiSi의 경우, NiSi와 Si 기판사이의 인터페이스가 매우 거친 것을 알 수 있다. 또한, 좌측 하단에 도시한 고 해상 전자 현미경(High Resolution Electron Microscopy)(HREM) 영상을 참조하면, 종래의 NiSi의 경우, NiSi와 NiSi2가 함께 존재함을 알 수 있다. 특히, NiSi2가 존재하는 부분은 NiSi가 존재하는 부분보다 기판의 깊이 방향으로 더 많이 형성된 것을 알 수 있는데, 이것은 NiSi2가 생성될 때, NiSi가 생성될 때보다 많은 양의 실리콘(Si)을 소모하기 때문이다. 이렇게 볼 때, 종래의 NiSi와 기판사이에 거친 인터페이스가 형성되는 주요 원인은 NiSi2의 생성이라고 할 수 있다.
한편, 상기 제1 NiSi(SF1)의 경우를 보여주는 도 10과 상기 제2 NiSi(SF2)의 경우를 보여주는 도 11을 참조하면, 상기 제1 및 제2 NiSi(SF1, SF2)의 경우, 도 9에 도시한 종래의 NiSi의 경우보다 NiSi와 기판사이의 인터페이스 균일도가 훨씬 우수함을 알 수 있다.
도 9 내지 도 11에 도시한 결과들로부터 게르마늄을 사용하여 NiSi를 형성할 때가 그렇지 않을 때보다 NiSi와 기판사이의 인터페이스 균일도가 훨씬 우수함을 알 수 있다.
도 12는 700℃에서 30초간 RTA방식으로 열처리하여 형성한 제2 NiSi막(SF2)에 대한 주사 투과 전자 현미경(Scanning Transmission Electron Microscopy) (STEM)의 제트-콘트라스트(Z-contrast) 영상(이하, STEM 영상)을 보여준다. 그리고 도 13은 제2 NiSi막(SF2)의 여러 위치에서 측정한 에너지 분산 엑스선 분광 스펙트럼(Energy Dispersive X-ray Spectroscopy)의 프로화일을 보여준다. 도 13에 도시한 에너지 분산 분광 스펙트럼 프로화일은 도 12에 도시한 직선(L)을 따라 측정한 것으로, 직선(L)을 따라 위에서 아래쪽으로 측정하였다. 도 13에서 참조도형 □는 제2 NiSi막(SF2)에서의 니켈 분포를 보여주고, 참조도형 ◇는 제2 NiSi막(SF2)에서 의 실리콘 분포를 보여준다. 그리고 참조도형 ○은 제2 NiSi막(SF2)에서의 게르마늄 분포를 보여준다.
도 12를 참조하면, 제2 NiSi막(SF2)의 콘트라스트가 일정한 것을 볼 수 있는데, 이것은 제2 NiSi막(SF2)을 이루는 성분들이 막 전체에 걸쳐 균일하게 분포된 것을 의미한다.
도 13을 참조하면, 제2 NiSi막(SF2)에 게르마늄이 포함된 것을 알 수 있다. 그리고 게르마늄 분포곡선(○)에서 제1 및 제2 피크(p1, p2)를 볼 수 있는데, 제1 피크(p1)는 제2 NiSi막(SF2)의 표면에 대응되고, 제2 피크(p2)는 제2 NiSi막(SF2)과 기판의 계면에 해당된다. 이로부터 제2 NiSi막(SF2)에 게르마늄이 균일하게 분포되어 있되, 제2 NiSi막(SF2)의 표면과 제2 NiSi막(SF2)과 기판의 계면에 더 많이 분포된 것을 알 수 있다.
한편, 게르마늄 분포곡선(○)으로부터 제2 NiSi막(SF2)에 포함된 게르마늄 함량을 계산하면, 2.5％∼3％의 게르마늄이 제2 NiSi막(SF2)에 고루 분포된 것을 알 수 있다.
이와 같이 제2 NiSi막(SF2)에는 게르마늄이 포함되어 있으므로, 제2 NiSi막(SF2)은 NiSi1-XGeX로 표기할 수 있다.
도 14는 700℃에서 30초간 RTA방식으로 열처리하여 형성한 제1 NiSi막(SF1)에 대한 STEM 영상을 보여준다. 그리고 도 15는 제1 NiSi막(SF1)의 여러 위치에서 측정한 에너지 분산 엑스선 분광 스펙트럼(EDXS)의 프로화일을 보여준다.
도 15에 도시한 에너지 분산 엑스선 분광 스펙트럼 프로화일은 도 14에 도시한 직선(L1)을 따라 측정한 것으로, 직선(L1)을 따라 위에서 아래쪽으로 측정하였다. 도 15에서 참조도형 □는 제1 NiSi막(SF1)에서의 니켈 분포를 보여주고, 참조도형 ◇는 제1 NiSi막(SF1)에서의 실리콘 분포를 보여준다. 그리고 참조도형 ○은 제1 NiSi막(SF1)에서의 게르마늄 분포를 보여준다.
도 14를 참조하면, 제1 NiSi막(SF1)의 두 부분(P1, P2)이 서로 콘트라스트가 다른 것을 볼 수 있는데, 이것은 제1 NiSi막(SF1)내에 서로 다른 조성을 지닌 두 층이 존재한다는 것을 의미한다.
도 15의 도시한 에너지 분산 엑스선 분광 스펙트럼의 정량화를 통해서 밝은 콘트라스트를 갖는 제2 부분(P2)에 2％∼3％의 게르마늄이 존재하는 반면, 제2 부분(P2)에 비해 상대적으로 어두운 콘트라스트를 갖는 제1 부분(P1)에는 게르마늄이 존재하지 않는 것을 알 수 있다.
곧, 제1 NiSi막(SF1)의 기판과 접촉되는 계면인 제1 부분(P1)에 NiSi1-XGeX이 존재하고, 제2 부분(P2)에는 주로 NiSi만 존재하는 것을 알 수 있다.
도 15의 게르마늄 분포곡선(○)을 참조하면, 제2 NiSi막(SF2)과 마찬가지로 제1 NiSi막(SF1)의 계면근처와 표면에서 게르마늄이 관찰되는 것을 볼 수 있지만, 제2 NiSi막(SF2)과 비교할 때, 그 정도는 훨씬 덜 하다는 것을 알 수 있다.
한편, 실제의 반도체 소자의 제조 공정에서 제1 NiSi막(SF1) 또는 제2 NiSi막(SF2)과 같은 실리사이드막이 형성된 다음, 층간 절연층 형성을 위한 층간 절연 층 리플로우(reflow) 공정이 진행된다. 상기 리플로우 공정은 제1 NiSi막(SF1) 또는 제2 NiSi막(SF2) 형성 공정에 비해 시간이 길고 온도가 높은 열처리 공정을 동반한다.
제1 NiSi막(SF1) 또는 제2 NiSi막(SF2)을 적용하여 형성한 반도체 소자가 종래의 NiSi를 적용한 반도체 소자보다 우수한 성능을 갖기 위해서는 상기 리플로우 공정과 같은 후속 고온 공정에 대한 제1 NiSi막(SF1) 및 제2 NiSi막(SF2)의 열적 안정성이 확보되어야 한다.
후속 고온 공정에 대한 제1 NiSi막(SF1) 및 제2 NiSi막(SF2)의 열적 안정성 확보 여부를 검증하고, 종래의 NiSi막과 비교하기 위해, 본 발명자는 다음과 같은 실험을 실시하였다.
첫째, 종래의 NiSi막과 제1 NiSi막(SF1)과 제2 NiSi막(SF2)을 형성하였다. 이때, 각 NiSi막은 550℃의 온도에서 30초간 RTA처리하여 형성하였다. 그리고 각 NiSi막을 형성한 후, 반응하지 않은 Ni은 제거하였다.
둘째, 이렇게 형성한 종래의 NiSi막, 제1 NiSi막(SF1) 및 제2 NiSi막(SF2)을 네 개의 온도에서, 예컨대 550℃, 600℃, 650℃ 및 700℃에서 30분씩 열처리하였다. 이러한 열처리는 튜브 퍼니스(tube furnace)에서 실시하였고, 질소가스 분위기를 유지하였다. 그리고 상기 각 온도에서의 열처리가 완료될 때마다 종래의 NiSi막과 제1 NiSi막(SF1)과 제2 NiSi막(SF2)에 대한 쉬트 저항을 측정하였다.
도 16은 이렇게 측정한 종래의 NiSi막과 제1 NiSi막(SF1)과 제2 NiSi막(SF2)에 대한 쉬트 저항을 보여준다. 도 16에서 참조도형 □는 종래의 NiSi막에 대한 것 이고, 참조도형 △는 제1 NiSi막(SF1)에 대한 것이며, 참조도형 ○은 제2 NiSi막(SF2)에 대한 것이다.
도 16을 참조하면, 종래의 NiSi막과 제1 NiSi막(SF1)과 제2 NiSi막(SF2)에 대한 열처리 온도가 증가함에 따라 종래의 NiSi막의 쉬트 저항(□)은 증가한 반면, 제1 및 제2 NiSi막(SF1, SF2)의 쉬트 저항(△, ○)은 종래의 NiSi막의 쉬트 저항(□)보다 낮았을 뿐만 아니라 종래의 NiSi막보다 훨씬 적게 증가하였다. 특히, 열처리 온도가 700℃가 되면서 종래의 NiSi막의 쉬트 저항은 급격히 증가한 반면, 제1 및 제2 NiSi막(SF1, SF2)의 쉬트 저항은 크게 변하지 않았다.
이러한 결과로부터 후속 공정에 대한 제1 및 제2 NiSi막(SF1, SF2)의 열적 안정성은 종래의 NiSi보다 훨씬 높다는 것을 알 수 있다.
한편, 도 16에서 제1 및 제2 NiSi막(SF1, SF2)의 열적 안정성을 비교하면, 제1 NiSi막(SF1)의 쉬트 저항이 제2 NiSi막(SF2)의 쉬트 저항보다 낮아서 제1 NiSi막(SF1)이 제2 NiSi막(SF2)보다 열적으로 안정하다는 것을 알 수 있다. 이것은 본 발명에 따른 NiSi막 형성 공정에서 게르마늄막을 얇게 형성할수록 NiSi막의 열적 안정성은 높아진다는 것을 의미한다.
다음에는 상술한 바와 같은 본 발명의 실시예에 의한 실리사이드막 형성방법이 적용된 반도체 소자의 제조 방법을 설명한다.
도 17 내지 도 20은 본 발명의 실시예에 의한 실리사이드막 형성방법이 적용된 MOS FET의 제조 방법을 단계별로 보여준다.
도 17을 참조하면, 상술한 바와 같은 실리콘을 포함하는 기판(40)을 활성영 역과 필드영역으로 구분한 다음, 상기 필드영역에 소자 분리막(미도시)을 형성하고, 상기 활성영역 상에 게이트 절연막(42)과 게이트 전극(G)을 포함하는 게이트 적층물을 형성한다. 이러한 게이트 적층물을 마스크로 사용하여 기판(40)의 상기 활성영역에 얕은 도전성 불순물층을 형성한다. 상기 게이트 적층물의 측면에 게이트 스페이서(44)를 형성한다. 상기 게이트 적층물과 게이트 스페이서(44)를 마스크로 사용하여 기판(40)의 상기 활성영역에 깊은 도전성 불순물층을 형성한다. 이렇게 해서 기판(40)의 상기 활성영역에 LDD(Lightly Doped Drain)형태의 소오스 영역(S)과 드레인 영역(D)이 형성된다.
다음, 도 18 및 도 19에 도시한 바와 같이, 기판(40) 상에 상기 게이트 적층물과 게이트 스페이서(44)를 덮는 게르마늄막(46)과 니켈막(48)을 순차적으로 형성한다. 게르마늄막(46)은 1nm이상, 바람직하게는 2nm∼10nm의 두께로 형성할 수 있다. 그리고 니켈막(48)은 30nm의 두께로 형성할 수 있으나, 원하는 실리사이드막의 두께에 따라 가변될 수 있다. 니켈막(48) 대신 실리콘과 실리사이드 반응을 하는 다른 금속막이 형성될 수 있다. 이때, 게르마늄막(46)도 상기 다른 금속막과 실리콘의 반응물의 열적 안정성을 높일 수 있는 물질막으로 대체될 수 있다.
게르마늄막(46)과 니켈막(48)을 순차적으로 적층한 다음에는 그 결과물을 상술한 바와 같은 조건에서 RTA처리한다. 실리사이드 반응은 실리콘을 포함하는 물질막에 대해서만 일어나므로, 상기 RTA처리과정에서 니켈 실리사이드 반응은 니켈이 실리콘과 반응할 수 있는 게이트 전극(G), 소오스 및 드레인 영역(S, D)에서만 선택적으로 일어나게 된다. 이렇게 해서, 도 20에 도시한 바와 같이, 소오스 및 드레 인 영역(S, D)과 게이트 전극(G) 상에만 NiSi막(50)이 형성된다. NiSi막(50)이 형성된 후에 남은 니켈막(48)은 습식식각으로 제거한다. NiSi막(50)은 상술한 제1 NiSi막(SF1) 또는 제2 NiSi막(SF2)과 동일한 것이므로, NiSi막(50)의 상전이에 필요한 활성 에너지는 종래의 NiSi막보다 증가하게 된다. 따라서 NiSi막(50)은 종래의 NiSi보다 열적으로 안정하게 된다.
다음에는 반도체 메모리 소자의 제조 방법에 본 발명의 실시예에 의한 실리사이드막 형성방법이 적용된 예를 설명한다.
도 21은 한 개의 트랜지스터와 한 개의 커패시터를 포함하는 반도체 메모리 소자의 제조 방법에 본 발명의 실시예에 의한 실리사이드막 형성방법을 적용한 경우를 보여준다.
도 21을 참조하면, 반도체 기판(40)의 소정 영역 상에 필드 산화막(52)을 형성한다. 필드 산화막(52)사이의 반도체 기판(40) 상에 게이트 절연막(42)과 게이트 전극(G)을 포함하는 게이트 적층물을 형성한다. 상기 게이트 적층물과 필드 산화막(52)사이의 기판(40)에 소오스 및 드레인 영역(S, D)을 형성한다. 소오스 및 드레인 영역(S, D) 및 게이트 전극(G)의 표층에 상술한 본 발명에 의한 실리사이드막 형성방법으로 NiSi막(50)을 형성한다. NiSi막(50)이 형성된 결과물 전면에 층간 절연층(54)을 형성한 다음, 층간 절연층(54)에 드레인 영역(D)의 NiSi막(54)이 노출되는 콘택홀(h)을 형성한다. 층간 절연층(54)은, 예를 들면 BPSG (BoroPhospho-Silicate Glass)막으로 형성할 수 있다. 콘택홀(h)을 도전성 플러그(56)로 채운 다음, 도전성 플러그(56)의 상부면에 본 발명의 실시예에 의한 실리사이드 형성방법 을 이용하여 NiSi막(58)을 형성한다. 도전성 플러그(56)는 층간 절연층(54) 상으로 확장되게 형성할 수도 있다. 층간 절연층(54) 상에 NiSi막(58)의 전면과 접촉되는 커패시터(C)를 형성한다. 도시하지는 않았지만, 커패시터(C)의 하부전극은 단순한 적층형에서 실린더형이나 원통형 등과 같이 다양한 형태로 형성할 수 있다. 그리고 이러한 하부전극과 NiSi막(58)사이에 확산 방지막 등과 같은 다른 물질막이 더 형성될 수 있다. 또한, 커패시터(C)의 유전막은 강유전막으로 형성하는 것이 바람직하다. 상기 유전막의 종류에 따라 커패시터(C)의 상부 및 하부전극의 재질은 달라질 수 있다.
본 발명의 실시예에 의한 실리사이드막 형성방법은 도 21에 도시한 바와 같은 형태의 반도체 메모리 소자와 다른 메모리 소자에도 적용될 수 있다. 예를 들면, 자기 메모리 소자(MRAM)의 제조 방법에서 스위칭 소자인 트랜지스터와 자기 저항체, 예컨대 MTJ(Magnetic Tunneling Junction)셀의 접촉면에 본 발명의 실리사이드 형성 방법에 따라 게르마늄(Ge)이 함유된 NiSi막을 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, NiSi막이 형성되는 위치에 따라 그 두께를 다르게 할 수 있을 것이고, 게르마늄막의 두께로 다르게 할 수 있을 것이다. 또한, MOSFET가 아닌 다른 트랜지스터 제조 방법에도 상술한 본 발명의 실리사이드 형성방법을 적용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기 술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 실리사이드 형성방법은 Ge막을 Ni막과 실리콘 함유 기판사이에 증착한 다음, 열처리하여 NiSi막을 형성한다. 따라서 본 발명을 이용하면, 쉬트 저항이 낮고 열적 안정성이 우수한 반도체 소자를 제작할 수 있다. 그러므로 본 발명의 실리사이드막 형성 방법을 현재 생산되고 있는 반도체 소자, 반도체 메모리 소자 및 차세대 소자에 적용할 경우, 고품질의 소자를 효과적으로 제작할 수 있을 뿐만 아니라 소자들의 성능을 극대화시켜 제품 경쟁력을 높일 수 있다.

Claims (25)

  1. 실리콘을 함유하는 기판에 소오스 및 드레인이 형성되어 있고, 상기 소오스 및 드레인사이의 상기 기판 상에 게이트를 구비하는 트랜지스터에 있어서,
    상기 소오스, 드레인 및 게이트 중 적어도 어느 하나의 표면은 게르마늄이 포함된 니켈 모노 실리사이드(Ni-Si-Ge)막으로 된 것을 특징으로 하는 트랜지스터.
  2. 트랜지스터와 이에 연결된 커패시터를 구비하는 반도체 메모리 소자에 있어서,
    상기 트랜지스터와 상기 캐패시터의 접촉면에 게르마늄이 포함된 니켈 실리사이드(Ni-Si-Ge)막이 구비된 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 트랜지스터의 드레인과 상기 커패시터의 하부전극은 도전성 플러그를 통해서 연결되어 있고, 상기 도전성 플러그의 표층에 게르마늄이 포함된 니켈 실리사이드막이 구비된 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 3 항에 있어서, 상기 드레인의 표층에 게르마늄이 포함된 니켈 실리사이드막이 구비된 것을 특징으로 하는 반도체 메모리 소자.
  5. 트랜지스터와 자기 저항체를 구비하는 자기 메모리 소자에 있어서,
    상기 트랜지스터와 상기 자기 저항체의 접촉면에 게르마늄을 포함하는 니켈 실리사이드(Ni-Si-Ge)막이 구비된 것을 특징으로 하는 자기 메모리 소자.
  6. 제 5 항에 있어서, 상기 자기 저항체는 MTJ(Magnetic Tunneling Junction)셀인 것을 특징으로 하는 자기 메모리 소자.
  7. 실리콘을 함유하는 기판 상에 상기 실리콘과 금속의 반응물에 흡수될 임시막을 형성하는 제1 단계;
    상기 임시막 상에 후속 열처리 단계에서 상기 실리콘과 반응할 금속막을 형성하는 제2 단계; 및
    상기 금속막이 형성된 결과물을 열처리하여 상기 기판의 표층에 금속 실리사 이드막을 형성하는 제3 단계를 포함하는 것을 특징으로 하는 실리사이드막 형성방법.
  8. 제 7 항에 있어서, 상기 임시막은 게르마늄막으로 형성하는 것을 특징으로 하는 실리사이드막 형성방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 금속막은 니켈막으로 형성하는 것을 특징으로 하는 실리사이드막 형성방법.
  10. 제 7 항에 있어서, 상기 기판은 단결정 실리콘 기판, 폴리 실리콘 기판, 도핑된 실리콘 기판, 비정질 실리콘 기판, 실리콘 게르마늄 기판, 실리콘 질화막 기판 또는 실리콘 카바이드 기판인 것을 특징으로 하는 실리사이드막 형성방법.
  11. 제 7 항에 있어서, 상기 제3 단계에서 상기 금속막이 형성된 결과물은 300℃∼1,000℃와 질소가스 분위기하에서 RTA방식으로 10초 이상 100초 미만의 시간 동안 열처리하는 것을 특징으로 하는 실리사이드막 형성방법.
  12. 제 7 항에 있어서, 상기 금속 실리사이드막이 형성된 결과물에 잔류하는 상기 금속막을 제거하는 것을 특징으로 하는 실리사이드막 형성방법.
  13. 제 8 항에 있어서, 상기 게르마늄막은 2nm∼10nm의 두께로 형성하는 것을 특징으로 하는 실리사이드막 형성방법.
  14. 실리콘을 함유하는 기판 상에 게이트 절연막과 게이트 전극을 포함하는 게이트 적층물을 형성하는 제1 단계;
    상기 게이트 적층물 둘레의 상기 기판에 얕은 불순물층을 형성하는 제2 단계;
    상기 게이트 적층물의 측면에 게이트 스페이서를 형성하는 제3 단계;
    상기 게이트 스페이서 둘레의 얕은 불순물층에 깊은 불순물층을 형성하여 상기 얕은 불순물층과 상기 깊은 불순물층으로 된 소오스 및 드레인을 형성하는 제4 단계; 및
    상기 소오스, 드레인 및 게이트 전극 중 적어도 어느 하나의 표층에만 게르마늄을 포함하는 니켈 실리사이드막을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성방법.
  15. 제 14 항에 있어서, 상기 제5 단계는,
    상기 기판 상에 상기 소오스 및 드레인과 상기 게이트 적층물을 덮고 상기 실리콘과 금속의 반응물에 흡수될 게르마늄막을 형성하는 단계;
    상기 게르마늄막 상에 니켈막을 형성하는 단계; 및
    상기 니켈막이 형성된 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성방법.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 기판은 단결정 실리콘 기판, 폴리 실리콘 기판, 도핑된 실리콘 기판, 비정질 실리콘 기판, 실리콘 게르마늄 기판, 실리콘 질화막 기판 또는 실리콘 카바이드 기판인 것을 특징으로 하는 트랜지스터 형성방법.
  17. 제 15 항에 있어서, 상기 니켈막이 형성된 결과물은 300℃∼1,000℃와 질소가스 분위기하에서 RTA방식으로 10초 이상 100초 미만의 시간 동안 열처리하는 것을 특징으로 하는 트랜지스터 형성방법.
  18. 제 15 항에 있어서, 상기 열처리 후에 잔류하는 상기 니켈막을 제거하는 것을 특징으로 하는 트랜지스터 형성방법.
  19. 실리콘을 함유하는 기판에 트랜지스터를 형성하는 제1 단계;
    상기 기판 상에 상기 트랜지스터를 덮는 층간 절연층을 형성하는 제2 단계;
    상기 층간 절연층에 콘택을 위한 상기 트랜지스터의 일부가 노출되는 콘택홀을 형성하는 제3 단계;
    상기 콘택홀을 도전성 플러그로 채우는 제4 단계;
    상기 도전성 플러그의 표층에 TiSi, CoSi 및 NiSi보다 적어도 열적 안정성이 우수한 실리사이드막을 형성하는 제5 단계; 및
    상기 층간 절연층 상에 상기 도전성 플러그의 전면과 접촉되는 데이터 저장 수단을 형성하는 제6 단계를 포함하되,
    상기 실리사이드막은 게르마늄을 포함하는 니켈 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 제2 단계에서 상기 층간 절연층을 형성하기 전에 상기 콘택홀을 통해서 노출될 상기 트랜지스터의 일부에 TiSi, CoSi 및 NiSi보다 적어도 열적 안정성이 우수한 실리사이드막을 형성하되, 상기 층간 절연층을 형성하기 전에 형성하는 상기 실리사이드막은 게르마늄을 포함하는 니켈 실리사이드막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  21. 제 19 항에 있어서, 상기 기판은 단결정 실리콘 기판, 폴리 실리콘 기판, 도핑된 실리콘 기판, 비정질 실리콘 기판, 실리콘 게르마늄 기판, 실리콘 질화막 기판 또는 실리콘 카바이드 기판인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  22. 제 19 항에 있어서, 상기 데이터 저장 수단은 커패시터 또는 MTJ셀인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  23. 삭제
  24. 제 19 항 또는 제 20 항에 있어서, 상기 게르마늄을 포함하는 니켈 실리사이드막은,
    상기 게르마늄을 포함하는 니켈 실리사이드막이 형성될 하부 물질막 상에 상기 게르마늄을 포함하는 니켈 실리사이드막에 흡수될 게르마늄막을 형성하는 단계;
    상기 게르마늄막 상에 니켈막을 형성하는 단계;
    상기 니켈막이 형성된 결과물을 열처리하는 단계; 및
    상기 잔류하는 니켈막을 제거하는 단계를 거쳐 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  25. 제 24 항에 있어서, 상기 니켈막이 형성된 결과물은 300℃∼1,000℃와 질소가스 분위기하에서 RTA방식으로 10초 이상 100초 미만의 시간 동안 열처리하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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