KR100806892B1 - Thin film transistor plate - Google Patents
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Abstract
본 발명은 박막 트랜지스터 기판에 관한 것으로, 화질 불량을 방지하기 위하여, 한측에만 데이터선이 있는 화소 전극의 다른 일측에 더미 데이터선을 형성한다. 본 발명에 따른 박막 트랜지스터 기판은, 다수개의 게이트선과 다수개의 데이터선이 교차하고 있으며, 다수개의 박막 트랜지스터가 게이트선 및 데이터선에 전기적으로 연결되어 있고, 박막 트랜지스터 각각에는 다수개의 화소 전극이 형성되어 있다. 다수개의 화소 전극 중 한 측에만 데이터선이 이웃하는 화소 전극의 다른 한측에 더미 데이터선이 형성되어 있고, 다수개의 데이터선 중 더미 데이터선이 이웃하는 화소 전극에 이웃하는 데이터선을 제외한 다른 데이터선들 중 하나의 데이터선과 더미 데이터선을 전기적으로 연결하는 연결 패턴이 형성되어 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate. In order to prevent poor image quality, dummy data lines are formed on the other side of the pixel electrode having data lines on only one side. In the thin film transistor substrate according to the present invention, a plurality of gate lines and a plurality of data lines cross each other, a plurality of thin film transistors are electrically connected to the gate lines and the data lines, and a plurality of pixel electrodes are formed in each of the thin film transistors. have. The dummy data line is formed on the other side of the pixel electrode adjacent to the data line only on one side of the plurality of pixel electrodes, and the other data lines of the plurality of data lines except for the data line neighboring the neighboring pixel electrode A connection pattern for electrically connecting one of the data lines and the dummy data line is formed.
화질 개선, 더미 데이터선, 커플링 캐패시턴스, 화소 전극, 밝기 Image quality improvement, dummy data line, coupling capacitance, pixel electrode, brightness
Description
도 1은 종래 기술에 따른 박막 트랜지스터 기판의 개략적인 구조도이고, 1 is a schematic structural diagram of a thin film transistor substrate according to the prior art,
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 개략적인 구조도이고, 2 is a schematic structural diagram of a thin film transistor substrate according to a first embodiment of the present invention,
도 3은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 3 is a layout view of a thin film transistor substrate according to a second exemplary embodiment of the present invention,
도 4 및 도 5는 도 3에 보인 절단선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'에 따른 박막 트랜지스터 기판의 단면도이고, 4 and 5 are cross-sectional views of the thin film transistor substrate taken along the cutting lines IV-IV 'and V-V' shown in FIG.
도 6a는 본 발명의 실시예에 따른 박막 트랜지스터 기판을 제조하기 위한 첫 번째 제조 단계에서의 기판의 배치도이고, 6A is a layout view of a substrate in a first manufacturing step for manufacturing a thin film transistor substrate according to an embodiment of the present invention;
도 6b 및 도 6c는 도 6a에 도시한 기판을 절단선 Ⅵb-Ⅵb' 및 Ⅵc-Ⅵc'을 나타낸 단면도이고, 6B and 6C are cross-sectional views illustrating cutting lines VIb-VIb 'and VIc-VIc' of the substrate shown in FIG. 6A;
도 7a는 도 6a의 다음 제조 단계에서의 기판의 배치도이고, FIG. 7A is a layout view of a substrate in a subsequent manufacturing step of FIG. 6A,
도 7b 및 도 7c는 도 7a에 도시한 기판을 절단선 Ⅶb-Ⅶb' 및 Ⅶc-Ⅶc'을 따라 나타낸 단면도이고, 7B and 7C are cross-sectional views of the substrate shown in FIG. 7A along cut lines Xb-Xb 'and Xc-Xc';
도 8a는 도 7a의 다음 제조 단계에서의 기판의 배치도이고, FIG. 8A is a layout view of a substrate in a subsequent manufacturing step of FIG. 7A, and FIG.
도 8b 및 도 8c는 도 8a에 도시한 기판을 절단선 Ⅷb-Ⅷb' 및 Ⅷc-Ⅷc'을 따라 나타낸 단면도이고, 8B and 8C are cross-sectional views of the substrate shown in FIG. 8A along cutting lines Xb-Xb 'and Xc-Xc';
도 9a는 도 8a의 다음 제조 단계에서의 기판의 배치도이고, FIG. 9A is a layout view of a substrate in a subsequent manufacturing step of FIG. 8A,
도 9b 및 도 9c는 도 9a에 도시한 기판을 절단선 Ⅸb-Ⅸb' 및 Ⅸc-Ⅸc'을 따라 나타낸 단면도이다. 9B and 9C are cross-sectional views of the substrate shown in FIG. 9A along cut lines Xb-Xb 'and Xc-Xc'.
본 발명은 박막 트랜지스터 기판에 관한 것으로 특히, 액정 표시 장치용 박막 트랜지스터 기판에 관한 것이다. The present invention relates to a thin film transistor substrate, and more particularly, to a thin film transistor substrate for a liquid crystal display device.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중의 하나로서, 전기장을 생성하는 다수의 전극이 형성되어 있는 두 장의 기판 즉, 박막 트랜지스터 기판 및 이에 대향되어 있는 대향 기판과 두 기판 사이의 액정층, 각각의 기판의 바깥 면에 부착되어 빛을 편광시키는 두 장의 편광판으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.The liquid crystal display is one of the most widely used flat panel display devices, and includes two substrates on which a plurality of electrodes for generating an electric field are formed, that is, a thin film transistor substrate and a liquid crystal layer between the opposite and opposite substrates, Two polarizers are attached to the outer surface of each substrate to polarize light. The display device controls the amount of light transmitted by rearranging liquid crystal molecules of the liquid crystal layer by applying a voltage to the electrodes.
도 1은 종래 기술에 따른 박막 트랜지스터 기판의 개략적인 배치도를 나타낸 것이다.1 shows a schematic layout of a thin film transistor substrate according to the prior art.
박막 트랜지스터 기판은, M개의 게이트선(110)과 N개의 데이터선(120)이 서로 교차하여 매트릭스 형상으로 배열되는 M ×N 개의 화소 영역을 정의하고 있다. 각각의 게이트선(110) 및 데이터선(120)의 끝단에는 게이트 패드(112) 및 데이터 패드(122)가 형성되어 있다.
The thin film transistor substrate defines M x N pixel regions in which
여기서, M개의 게이트선(110)은 제1 게이트선(G1), 제2 게이트선(G2),…, 제M 게이트선(GM)이 상측에서부터 하측을 향하여 소정의 간격을 두고 배열되어 있다. 또한, N개의 데이터선(120)은 제1 데이터선(D1), 제2 데이터선(D2), …, 제N-1 데이터선(DN-1), 제N 데이터선(DN)이 좌측에서부터 우측을 향하여 소정의 간격을 두고 배열되어 있다, Here, the
화소 영역 각각에는 게이트선(110)과 데이터선(120)에 전기적으로 연결되는 박막 트랜지스터(TFT)와 박막 트랜지스터(TFT)에 전기적으로 연결되는 화소 전극(130)이 형성되어 있다. Each pixel area includes a thin film transistor TFT electrically connected to the
여기서, 제1 데이터선(D1), 제2 데이터선(D2), …, 제N-1 데이터선(DN-1), 제N 데이터선(DN)에 연결된 화소 전극(130)을 각각 제1형 화소 전극(P1), 제2형 화소 전극(P2), …, 제N-1형 화소 전극(PN-1), 제N형 화소 전극(PN)으로 정의한다. Here, the first data line D1, the second data line D2,... And the
이러한 박막 트랜지스터 기판에서, 화소 전극(130)과 이에 이웃하는 데이터선(120) 사이에 생기는 커플링 캐패시턴스(coupling capacitance)는 화소 전극에 걸리는 화소 전극 전압에 영향을 주는 기생 캐패시턴스로 작용한다. In such a thin film transistor substrate, coupling capacitance generated between the
예로써, 제1 데이터선(D1)에 연결된 제1형 화소 전극(P1)은 그의 좌우에 위치하는 제1 및 제 2 데이터선(D1, D2)과의 사이에 생기는 커플링 캐패시턴스(C1, C2)에 영향을 받아 △Vp1 만큼의 변동이 생긴다. 이러한 화소 전극의 변동은 제n 데이터선(DN)에 연결된 제N형 화소 전극(PN)을 제외한 다른 화소 전극(P2, …, PN-1)에서 동일하게 일어난다. For example, the first type pixel electrode P1 connected to the first data line D1 may have coupling capacitances C1 and C2 generated between the first and second data lines D1 and D2 positioned on the left and right sides thereof. ) Fluctuates by ΔVp1. The change of the pixel electrode is the same in other pixel electrodes P2, ..., PN-1 except for the N-type pixel electrode PN connected to the n-th data line DN.
이 때, 제N형 화소 전극(PN)은 그의 좌측에 위치하는 제N 데이터선(DN)에만 이웃하고 있기 때문에 제N 데이터선(DN)과의 사이에 생기는 커플링 캐패시턴스(CN)에 영향을 받아 △Vp2 만큼의 변동이 생긴다. At this time, since the N-type pixel electrode PN is adjacent only to the N-th data line DN positioned on its left side, it affects the coupling capacitance CN generated between the N-type pixel electrode PN and the N-th data line DN. The variation by ΔVp2 occurs.
이러한 화소 전극의 변동량의 차이에 의하여, 제N형 화소 전극(PN)과 제N형 화소 전극(PN)이 아닌 다른 화소 전극(P1, P2, …, PN-1))에는 서로 다른 양의 전하가 충전된다. 즉, 제N형 화소 전극(PN)은 하나의 데이터선과의 사이에 생기는 커플링 캐패시턴스에 의해 변동이 생기므로, 두 개의 데이터선과의 사이에 생기는 커플링 캐패시턴스에 영향을 받는 다른 화소 전극(P1, P2, …, PN-1)에 비하여 충전되는 전하량이 크게 된다. Due to the difference in the amount of variation of the pixel electrodes, different amounts of charges are applied to the pixel electrodes P1, P2, ..., PN-1 other than the N-type pixel electrode PN and the N-type pixel electrode PN. Is charged. That is, since the N-type pixel electrode PN is changed by the coupling capacitance between one data line, the other pixel electrode P1, which is affected by the coupling capacitance between the two data lines, is affected. The amount of charge to be charged is larger than that of P2, ..., PN-1).
이러한 이유로, 제N형 화소 전극(PN)이 보여주는 상은 다른 화소 전극(P1, P2, …, PN-1)이 보여주는 상에 비하여 2-3 그레이(grey) 이상 밝게 되어 화면 전체에 라인 불량을 일으키는 등의 화질 불량을 유발한다. For this reason, the image shown by the N-type pixel electrode PN becomes brighter by 2-3 gray or more than the image shown by the other pixel electrodes P1, P2, ..., PN-1, causing line defects throughout the screen. It causes poor image quality.
본 발명은 화질 불량을 방지하는 박막 트랜지스터 기판을 제공하고자 한다. An object of the present invention is to provide a thin film transistor substrate that prevents poor image quality.
이러한 기술적 과제를 해결하기 위하여, 본 발명에서는 한측에만 데이터선이 있는 화소 전극의 다른 일측에 더미 데이터선을 형성한다. In order to solve this technical problem, in the present invention, a dummy data line is formed on the other side of the pixel electrode having a data line on only one side.
상세하게, 본 발명에 따른 박막 트랜지스터 기판은, 다수개의 게이트선과 다수개의 데이터선이 교차하고 있으며, 다수개의 박막 트랜지스터가 게이트선 및 데이터선에 전기적으로 연결되어 있고, 박막 트랜지스터 각각에는 다수개의 화소 전극이 형성되어 있다. 다수개의 화소 전극 중 한 측에만 데이터선이 이웃하는 화소 전극의 다른 한측에 더미 데이터선이 형성되어 있고, 다수개의 데이터선 중 더미 데이터선이 이웃하는 화소 전극에 이웃하는 데이터선을 제외한 다른 데이터선들 중 하나의 데이터선과 더미 데이터선을 전기적으로 연결하는 연결 패턴이 형성되어 있다. Specifically, in the thin film transistor substrate according to the present invention, a plurality of gate lines and a plurality of data lines cross each other, a plurality of thin film transistors are electrically connected to the gate lines and the data lines, and each of the thin film transistors includes a plurality of pixel electrodes. Is formed. The dummy data line is formed on the other side of the pixel electrode adjacent to the data line only on one side of the plurality of pixel electrodes, and the other data lines of the plurality of data lines except for the data line neighboring the neighboring pixel electrode A connection pattern for electrically connecting one of the data lines and the dummy data line is formed.
여기서, 데이터선의 일단에 형성되는 데이터 패드 및 게이트선의 일단에 형성되는 게이트 패드를 더 포함하고, 연결 패턴은 데이터 패드의 주변에 위치하도록 형성될 수 있다. 또한, 연결 패턴은 화소 전극을 형성하는 물질로 형성될 수 있고, 더미 데이터선은 데이터선을 형성하는 물질로 형성될 수 있다. The data pad may further include a data pad formed at one end of the data line and a gate pad formed at one end of the gate line, and the connection pattern may be formed around the data pad. In addition, the connection pattern may be formed of a material forming a pixel electrode, and the dummy data line may be formed of a material forming a data line.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2는 본 발명의 제1 실시에에 따른 박막 트랜지스터 기판의 개략적인 평면도를 나타낸 것이다. 2 is a schematic plan view of a thin film transistor substrate according to a first exemplary embodiment of the present invention.
M개의 게이트선(110)과 N개의 데이터선(120)이 서로 교차하여 매트릭스 형상으로 배열되는 M ×N 개의 화소 영역을 정의하고 있다. 각각의 게이트선(110) 및 데이터선(120)의 끝단에는 게이트 패드(112) 및 데이터 패드(122)가 형성되어 있다.
여기서, M개의 게이트선(110)은 제1 게이트선(G1), 제2 게이트선(G2),…, 제M 게이트선(GM)이 기판의 상측에서부터 하측을 향하여 배열되어 있다. 또한, N개의 데이터선(120)은 제1 데이터선(D1), 제2 데이터선(D2), …, 제N-1 데이터선(DN-1), 제N 데이터선(DN)이 기판의 좌측에서부터 우측을 향하여 배열되어 있다,
Here, the
또한, 본 발명에 따른 박막 트랜지스터 기판에서는, 제N 데이터선(DN)의 우측에 더미 데이터선(200)이 제N 데이터선(DN)과 소정의 간격을 두고 형성되어 있다. In the thin film transistor substrate according to the present invention, the
화소 영역 각각에는 게이트선(110)과 데이터선(120)에 전기적으로 연결되는 박막 트랜지스터(TFT)와 박막 트랜지스터(TFT)에 전기적으로 연결되는 화소 전극(130)이 형성되어 있다. Each pixel area includes a thin film transistor TFT electrically connected to the
여기서, 제1 데이터선(D1), 제2 데이터선(D2), …, 제N-1 데이터선(DN-1), 제N 데이터선(DN)에 연결된 화소 전극(130)을 각각 제1형 화소 전극(P1), 제2형 화소 전극(P2), …, 제N-1형 화소 전극(PN-1), 제N형 화소 전극(PN)으로 정의한다. Here, the first data line D1, the second data line D2,... And the
또한, 본 발명에 따른 박막 트랜지스터 기판에서는, 더미 데이터선(200)과 제N-1 데이터선(DN-1)을 연결하는 연결 패턴(210)이 형성되어 있다. 이 연결 패턴(210)은 화소 영역에서 떨어진 데이터 패드(122) 주변에 위치하고 있다. 이러한 연결 패턴(210)에 의하여 더미 데이터선(200)에는 제N-1 데이터선(DN-1)으로 들어오는 데이터 신호와 동일한 신호가 인가된다. In the thin film transistor substrate according to the present invention, a
이러한 박막 트랜지스터 기판에서, 화소 전극(130)과 이에 이웃하는 데이터선(120) 사이에 생기는 커플링 캐패시턴스(coupling capacitance)는 화소 전극에 걸리는 화소 전극 전압에 영향을 주는 기생 캐패시턴스로 작용한다. In such a thin film transistor substrate, coupling capacitance generated between the
예로써, 제1 데이터선(D1)에 연결된 제1형 화소 전극(P1)은 그의 좌우에 위치하는 제1 및 제 2 데이터선(D1, D2)과의 사이에 생기는 커플링 캐패시턴스(C1, C2)에 영향을 받아 △Vp1 만큼의 변동이 생긴다. 이러한 화소 전극의 변동은 기판 의 모든 화소 전극(P2, …, PN-1, PN)에서 동일하게 일어난다. For example, the first type pixel electrode P1 connected to the first data line D1 may have coupling capacitances C1 and C2 generated between the first and second data lines D1 and D2 positioned on the left and right sides thereof. ) Fluctuates by ΔVp1. Such variation of the pixel electrode occurs equally in all the pixel electrodes P2, ..., PN-1, PN of the substrate.
제N형 화소 전극(PN)의 경우, 그의 좌측에 위치하는 제N 데이터선(DN)과 그의 우측에 위치하는 더미 데이터선(200)과의 사이에 생기는 커플링 캐패시턴스(CN, Cq)에 영향을 받아 △Vp2 만큼의 변동이 생긴다. In the case of the N-type pixel electrode PN, the coupling capacitance CN and Cq generated between the N-th data line DN positioned on the left side and the
여기서, △Vp1, △Vp2는, 둘 다 화소 전극과 이에 이웃하는 두 데이터선 사이의 커플링 캐패시턴스에 영향을 받게 되므로, 동일한 값은 가지게 된다. 이러한 이유로, 모든 화소 전극에는 동일한 양의 전하가 충전되어 동일한 밝기의 상을 나타낸다. 따라서, 화면 전체 밝기가 균일하게 되어 화질 특성을 개선할 수 있다. Here, ΔVp1 and ΔVp2 are both affected by the coupling capacitance between the pixel electrode and two adjacent data lines, and thus have the same value. For this reason, all pixel electrodes are charged with the same amount of electric charge to represent an image of the same brightness. Therefore, the overall brightness of the screen can be made uniform to improve image quality characteristics.
여기서, 연결 패턴(220)은 제N-1 데이터선(DN-1) 이외에 제N 데이터선(DN)을 제외한 다른 데이터선(D1, D2, …)에 더미 데이터선(200)을 연결하여도 동일한 효과를 얻을 수 있다. Here, the connection pattern 220 may connect the
상술한 본 발명의 제1 실시예에서는, 화소 전극을 좌측에 위치하는 데이터선에 연결함으로써, 기판의 마지막 라인에 배열되어 있는 제N형 화소 전극(PN)의 우측, 즉, 제N 데이터선(DN)의 우측에 더미 데이터선(200)을 형성하는 구조를 제시하고 있다. 그러나, 본 발명은 이러한 구조 이외에 다양한 방식으로 적용할 수 있다. 예로써, 화소 전극을 우측에 위치하는 데이터선에 연결함으로써, 기판의 첫 번째 라인에 배열되어 있는 제1형 화소 전극(P1)의 좌측, 즉, 제1 데이터선(D1)의 좌측에 더미 데이터선을 형성하는 구조를 제안할 수 있다. In the first embodiment of the present invention described above, the pixel electrode is connected to the data line positioned on the left side, whereby the right side of the N-type pixel electrode PN arranged on the last line of the substrate, that is, the Nth data line The structure for forming the
도 3은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 4 및 도 5는 도 3에 보인 절단선 Ⅳ-Ⅳ' 및 Ⅴ-Ⅴ'에 따른 박막 트랜지스터 기 판의 단면도이다. 3 is a layout view of a thin film transistor substrate according to a second exemplary embodiment of the present invention, and FIGS. 4 and 5 are cross-sectional views of a thin film transistor substrate taken along cut lines IV-IV ′ and V-V ′ of FIG. 3.
절연 기판(10) 위에 알루미늄 또는 알루미늄 합금, 몰리브덴 또는 몰리브덴 합금, 크롬 또는 크롬 합금, 탄탈륨 또는 탄탈륨 합금, 티타늄 또는 티타늄 합금 등의 금속으로 이루어진 게이트 배선이 다수개 형성되어 있다. A plurality of gate wirings made of metal such as aluminum or aluminum alloy, molybdenum or molybdenum alloy, chromium or chromium alloy, tantalum or tantalum alloy, titanium or titanium alloy is formed on the insulating
각각의 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. Each gate wiring is connected to the
여기서, 게이트 배선은 이중층 이상의 구조를 가지도록 형성될 수 있는데, 이 경우, 한 층은 저항이 작은 알루미늄 계열의 도전 물질로 형성되고, 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 형성되는 것이 유리하다. 그 예로는 Cr/Al(또는 Al 합금) 또는 Al/Mo 등을 들 수 있다.Here, the gate wiring may be formed to have a structure of more than two layers, in this case, one layer is formed of a conductive material of aluminum-based low resistance, the other layer is formed of a material having good contact properties with other materials It is advantageous. Examples thereof include Cr / Al (or Al alloy) or Al / Mo.
절연 기판(10) 위에는 질화 규소 등으로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26, 27, 29)을 덮고 있다.On the insulating
게이트 절연막(30) 상부에는 게이트 전극(26)에 대응하여 비정질 규소 등의 반도체로 이루어진 반도체 패턴(42)이 형성되어 있으며, 반도체 패턴(42)의 상부에는 불순물이 고농도로 도핑되어 있는 비정질 규소 등으로 이루어진 저항성 접촉 패턴(55, 56)이 각각 형성되어 있다.A
저항성 접촉 패턴(55, 56) 및 게이트 절연막(30) 위에는 알루미늄 또는 알루미늄 합금, 몰리브덴 또는 몰리브덴 합금, 크롬 또는 크롬 합금, 탄탈륨 또는 탄탈 륨 합금, 또는, 티타늄 또는 티타늄 합금 등의 금속으로 이루어진 다수개의 데이터 배선이 형성되어 있다. On the
각각의 데이터 배선은 세로 방향으로 형성되어 게이트선(22)에 교차하여 화소 영역을 정의하는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(64), 데이터선(62)에서 돌출되어 저항성 접촉 패턴(55)에 접촉되는 소스 전극(65), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항성 접촉 패턴(56)에 접촉되어 있는 드레인 전극(66)을 포함하는 데이터선부(62, 64, 65, 66)와 데이터선(62)에 평행하게 배열되어 게이트선(22)과 교차하는 더미 데이터선(68)을 포함한다. Each data line is formed in a vertical direction and is connected to one end of the
여기서, 설명의 편의를 위하여, 다수의 데이터선을 게이트 패드(24)에서 가까운 순으로 제1 데이터선(D1), 제2 데이터선(D2), …으로 정의한다. Here, for convenience of description, the first data line D1, the second data line D2,... It is defined as
더미 데이터선(68)은 일측에만 데이터선이 위치하는 화소 영역의 다른 일측에 형성된다. 도 3에 보인 바와 같이, 제1 데이터선(D1)이 우측에 위치하기 때문에 좌측에 배선이 위치하지 않는 화소 영역에는 그의 우측에 더비 데이터선(68)이 형성되어 있는 것이 바람직하다. 이 경우, 모든 화소 영역은 그의 좌측 및 우측에 데이터선 혹은 더미 데이터선이 위치하게 된다. The
데이터 배선(62, 64, 65, 66, 68) 및 박막 트랜지스터 상부에는 질화 규소로 이루어진 보호막(70)이 형성되어 있다.The
보호막(70)에는 드레인 전극(66)을 드러내는 제1 접촉 구멍(72), 데이터 패드(64)를 드러내는 제2 접촉 구멍(74), 더미 데이터선(68)의 에지 부분을 드러내는 제3 접촉 구멍(75), 제2 데이터선(D2)을 드러내되, 제3 접촉 구멍(75)과 나란하게 위치하는 제4 접촉 구멍(76)이 형성되어 있다. 또한, 보호막(70)과 게이트 절연막(30)에는 게이트 패드(24)를 드러내는 제5 접촉 구멍(78)이 형성되어 있다. The
보호막(70) 위에는 제1 접촉 구멍(72)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(82), 제2 접촉 구멍(74)을 통하여 데이터 패드(64)에 연결되는 보조 데이터 패드(84) 및 제5 접촉 구멍(78)을 통하여 게이트 패드(24)에 연결되는 보조 게이트 패드(86)가 형성되어 있고, 제3 접촉 구멍(75) 및 제4 접촉 구멍(76)을 통하여 더미 데이터선(68)과 제2 데이터선(D2)을 연결하는 연결 패턴(88)이 형성되어 있다. 이 때, 화소 전극(82), 보조 데이터 패드(84), 보조 게이트 패드(86) 및 연결 패턴(88)은 ITO 또는 IZO로 형성될 수 있다. The
여기서, 연결 패턴(88)은 제2 데이터선(D2) 이외에 제1 데이터선(D1)을 제외한 다른 데이터선에 연결될 수 있다. The
그러면, 이러한 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법에 대하여 도 6a 내지 도 9c및 앞의 도 3, 도 4 및 도 5를 참조하여 상세히 설명한다. Next, a method of manufacturing the liquid crystal display according to the exemplary embodiment of the present invention will be described in detail with reference to FIGS. 6A to 9C and FIGS. 3, 4 and 5.
우선, 도 6a, 도 6b 및 도 6c에 도시한 바와 같이, 기판(10) 위에 알루미늄 또는 알루미늄 합금, 크롬 또는 크롬 합금, 몰리브덴 또는 몰리브덴 합금, 티타늄 또는 티타늄 합금 혹은, 탄탈륨 또는 탄탈륨 합금으로 이루어진 금속층을 증착한 후, 이 금속층을 사진 식각 공정에 의하여 패터닝하여 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선을 형성한다. First, as shown in FIGS. 6A, 6B, and 6C, a metal layer made of aluminum or an aluminum alloy, chromium or chromium alloy, molybdenum or molybdenum alloy, titanium or titanium alloy, or tantalum or tantalum alloy is placed on the
다음, 도 7a, 도 7b 및 도 7c에 도시한 바와 같이, 게이트 절연막(30), 반도 체층, 불순물이 도핑된 반도체층의 삼층막을 연속하여 적층한 후, 불순물이 도핑된 반도체층 및 반도체층을 사진 식각 공정에 의하여 패터닝하여 게이트 전극(26) 상부에 저항성 접촉층 패턴(52) 및 반도체 패턴(42)을 형성한다. Next, as shown in FIGS. 7A, 7B, and 7C, three layers of the
다음, 도 8a, 도 8b 및 도 8c에 도시한 바와 같이, 게이트 절연막(30) 및 반도체 패턴(42) 위에 크롬 또는 크롬 합금, 몰리브덴 또는 몰리브덴 합금, 티타늄 또는 티타늄 합금, 탄탈륨 또는 탄탈륨 합금으로 이루어진 금속층을 증착한 후, 이 금속층을 사진 식각 공정에 의하여 패터닝하여 데이터선(62), 데이터 패드(64), 소스 전극(65) 및 드레인 전극(66)을 포함하는 데이터선부(62, 64, 65, 66)과 더미 데이터선(68)을 포함하는 데이터 배선(62, 64, 65, 66, 68)을 형성한다. Next, as shown in FIGS. 8A, 8B, and 8C, a metal layer made of chromium or chromium alloy, molybdenum or molybdenum alloy, titanium or titanium alloy, tantalum or tantalum alloy on the
이어, 소스 전극(65)과 드레인 전극(66)을 마스크로 그 하단에 위치하는 섬모양의 저항성 접촉층 패턴(52)을 식각하여 소스 전극(65)에 접촉되는 저항성 접촉층 패턴(55)과 드레인 전극(66)에 접촉하는 저항성 접촉층 패턴(56)으로 분리한다. Subsequently, the island-like ohmic contact layer pattern 52 positioned at the bottom thereof using the
다음, 도 9a, 도 9b 및 도 9c에 도시한 바와 같이, 데이터 배선 및 박막 트랜지스터를 덮는 질화 규소로 이루어진 보호막(70)을 형성한다. Next, as shown in Figs. 9A, 9B and 9C, a
이어, 사진 식각 공정에 의하여 보호막(70) 및 게이트 절연막(30)을 사진 식각하여 드레인 전극(66)을 드러내는 제1 접촉 구멍(72), 데이터 패드(64)를 드러내는 제2 접촉 구멍(74), 더미 데이터선(68)의 에지 부분을 드러내는 제3 접촉 구멍(75), 제2 데이터선(D2)을 드러내되, 제3 접촉 구멍(75)과 나란하게 위치하는 제4 접촉 구멍(76)을 형성하고, 게이트 패드(24)를 드러내는 제5 접촉 구멍(78)을 형성한다.
Next, the
다음, 다시, 도 3, 도 4 및 도 5에 도시한 바와 같이, 보호막(70)을 포함하는 기판의 노출된 전면에 IZO 또는 ITO로 이루어진 투명 도전막을 증착한 후, 이 투명 도전막을 사진 식각 공정에 의하여 패터닝하여 제1 접촉 구멍(72)을 통하여 드레인 전극(66)에 접촉하는 화소 전극(82), 제2 접촉 구멍(74)을 통하여 데이터 패드(64)에 연결되는 보조 데이터 패드(84), 제5 접촉 구멍(78)을 통하여 게이트 패드(24)에 연결되는 보조 게이트 패드(86), 제3 접촉 구멍(75) 및 제4 접촉 구멍(76)을 통하여 더미 데이터선(68)과 제2 데이터선(D2)을 연결하는 연결 패턴(88)을 형성한다. Next, again, as shown in Figs. 3, 4 and 5, after depositing a transparent conductive film made of IZO or ITO on the exposed front surface of the substrate including the
이어, 후속 공정을 진행하여 박막 트랜지스터 기판의 제조 공정을 완료한다. Subsequently, a subsequent process is performed to complete the manufacturing process of the thin film transistor substrate.
상술한 바와 같이, 본 발명에서는 한측에만 데이터선이 있는 화소 전극의 다른 일측에 더미 데이터선을 형성함으로써, 기판의 모든 화소 전극에 영향을 주는 커플링 캐패시턴스의 크기를 동일하게 해준다. As described above, in the present invention, the dummy data line is formed on the other side of the pixel electrode having the data line only on one side, thereby making the size of the coupling capacitance affecting all the pixel electrodes of the substrate the same.
본 발명은 모든 화소 전극에 일어나는 화소 전극 변동량을 동일하도록 조정함으로써, 모든 화소 전극에 충전되는 전하량을 동일하게 해준다. 그 결과, 기판의 모든 화소 전극은 동일한 밝기의 상을 나타나게 되어 화면의 밝기 균일성을 확보할 수 있어서 화질을 개선할 수 있다. The present invention makes the amount of charges charged in all the pixel electrodes the same by adjusting the amount of fluctuation in the pixel electrodes occurring in all the pixel electrodes. As a result, all the pixel electrodes of the substrate show the image of the same brightness to ensure the brightness uniformity of the screen, thereby improving the image quality.
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