KR20000003167A - Lcd(liquid crystal display) - Google Patents
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Abstract
Description
본 발명은 액정표시소자에 관한 것으로, 보다 상세하게는, 더미 게이트 라인을 이용하여 화소영역에서 정전기에 의해 라인간 쇼트가 발생되는 것을 방지시킨 액정표시소자에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device in which a short circuit between lines is prevented from being generated by static electricity in a pixel region by using a dummy gate line.
일반적으로, 액정표시소자(LIquid Crystal Dispay : 이하, LCD)는 매트릭스 형태로 배열된 각 화소에 박막 트랜지스터 및 화소전극이 형성된 하부기판과, 컬러 필터와 상대 전극이 형성된 상부 기판, 및 상기 하부 기판과 상부 기판사이에 충진되는 액정으로 구성된다.In general, a liquid crystal display (LCD) includes a lower substrate in which a thin film transistor and a pixel electrode are formed in each pixel arranged in a matrix form, an upper substrate in which a color filter and a counter electrode are formed, and the lower substrate. It consists of liquid crystals filled between the upper substrates.
박막 트랜지스터는, 도 1 에 도시된 바와 같이, 하부기판(10) 상에 형성된 게이트 전극(2), 상기 게이트 전극(2)을 덮는 게이트 절연막(4), 상기 게이트 전극(2) 상부 위치의 게이트 절연막(4) 상에 형성된 채널층(6), 및 상기 채널층(6)의 일측 및 타측 상에 형성된 소오스 및 드레인 전극(8a, 8b)으로 구성된다.As shown in FIG. 1, the thin film transistor includes a gate electrode 2 formed on the lower substrate 10, a gate insulating film 4 covering the gate electrode 2, and a gate at an upper position of the gate electrode 2. The channel layer 6 formed on the insulating film 4 and the source and drain electrodes 8a and 8b formed on one side and the other side of the channel layer 6 are formed.
여기서, 소오스 및 드레인 전극(8a, 8b)은 통상 불투명 금속으로 형성하게 되는데, 이때, 드레인 전극(8b)과 연결된 데이터 라인(도시안됨)의 단선이 발생되는 경우에는 상기 데이터 라인을 통한 신호 전달이 제대로 이루어지지 않는 문제가 발생될 수 있다. 따라서, 최근에는 소오스 및 드레인 전극을 포함한 데이터 라인을 불투명 금속과 ITO 금속이 적층된 구조로 형성하며, 이 경우에 도 2 에 도시된 바와 같이 채널층(6) 상에 ITO(7)를 먼저 형성한 상태에서 그 상부에 소오스 및 드레인 전극(8a, 8b)을 형성한다. 미설명된 도면부호 2는 게이트 전극, 4는 게이트 절연막, 10은 하부기판이다.Here, the source and drain electrodes 8a and 8b are usually made of an opaque metal. In this case, when disconnection of a data line (not shown) connected to the drain electrode 8b occurs, signal transmission through the data line is prevented. Problems that do not work out can occur. Therefore, recently, a data line including a source and a drain electrode is formed in a structure in which an opaque metal and an ITO metal are stacked, in which case the ITO 7 is first formed on the channel layer 6 as shown in FIG. 2. In one state, source and drain electrodes 8a and 8b are formed thereon. Reference numeral 2 denotes a gate electrode, 4 a gate insulating film, and 10 a lower substrate.
한편, 하부기판의 제작시에 데이터 라인으로서 ITO 라인과 불투명 금속 라인을 적층시키는 경우에는, 도 3 에 도시된 바와 같이, 하부기판(20) 상에 수 개의 게이트 라인들(12)을 형성한 후, 데이터 라인으로서 우선 ITO 라인들(14)을 상기 게이트 라인들(12)과 수직하게 형성하고, 상기 게이트 라인(12)과 ITO 라인(14)에 의해 한정된 각 화소에 화소전극(16)을 배치시킨다. 여기서, 미설명된 도면부호 18은 게이트 패드이다.Meanwhile, when the ITO line and the opaque metal line are stacked as the data line during fabrication of the lower substrate, as shown in FIG. 3, after several gate lines 12 are formed on the lower substrate 20. First, ITO lines 14 are formed perpendicular to the gate lines 12 as a data line, and the pixel electrode 16 is disposed in each pixel defined by the gate line 12 and the ITO line 14. Let's do it. Here, reference numeral 18, which is not described, is a gate pad.
이후, 도시되지는 않았지만, ITO 라인 상에 실질적인 데이터 라인이 되는 불투명 금속 라인을 형성한다.A opaque metal line is then formed on the ITO line, which is not shown, which becomes a substantial data line.
그런데, 상기와 같이 ITO 라인을 형성한 상태에서 불투명 금속 라인을 형성하는 경우에 있어서는 불투명 금속으로된 데이터 라인을 형성하기 전에 기판 표면에서 정전기가 발생되면 게이트용 금속과 ITO간의 높은 전위차로 인하여 그들 사이에 개재된 게이트 절연막이 파괴되고, 이 결과로 게이트 라인과 ITO 라인의 교차점에서 그들간의 쇼트(Short)가 발생된다.However, in the case where the opaque metal line is formed in the state where the ITO line is formed as described above, if static electricity is generated on the surface of the substrate before forming the data line made of the opaque metal, there is a high potential difference between the gate metal and the ITO. The gate insulating film interposed therebetween is destroyed, and as a result, a short between them occurs at the intersection of the gate line and the ITO line.
한편, 정전기에 의한 라인간 쇼트를 방지하기 위한 방법으로서 종래에는 하부기판의 제작 공정중에 소정 이온을 기판 표면에 살포하여 기판에서 발생된 정전기를 전기적으로 중화시키는 방법을 실시하고 있다. 그러나, 이 방법은 비용 측면에서 어려움이 있기 때문에 최근에는 기판 상에 정전기 방지 회로를 구성하여 회로적으로 정전기에 의한 결함을 방지하는 방법을 주로 이용하고 있다.On the other hand, as a method for preventing line shorts due to static electricity, conventionally, a method of electrically neutralizing static electricity generated in a substrate by spraying predetermined ions on the surface of the substrate during the manufacturing process of the lower substrate. However, since this method is difficult in terms of cost, recently, a method of constructing an antistatic circuit on a substrate to prevent a defect due to static electricity in circuit is mainly used.
그러나, 상기와 같이 정전기 방지 회로를 구성하여 정전기에 의한 결함을 방지하는 방법은 정전기 방지 회로가 불투명 금속으로된 소오스 및 드레인 전극을 포함한 데이터 라인의 형성후에나 동작되기 때문에, 불투명 금속 라인을 형성하기 전에 발생되는 정전기에 의한 게이트 라인과 ITO 라인간의 쇼트는 방지할 수 없는 문제점이 있었다.However, the method of constructing the antistatic circuit as described above to prevent the defect caused by the static electricity is operated only after the formation of the data line including the source and drain electrodes made of the opaque metal, and thus, before forming the opaque metal line. Short between the gate line and the ITO line by the generated static electricity has a problem that can not be prevented.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 화소영역에서 정전기에 의해 게이트 라인과 ITO 라인이 쇼트되는 것을 방지할 수 있는 LCD를 제공하는데, 그 목적이 있다.Accordingly, an object of the present invention is to provide an LCD which can prevent the gate line and the ITO line from being shorted by static electricity in the pixel region.
도 1 는 종래 일반적인 박막 트랜지스터를 개략적으로 도시한 단면도.1 is a cross-sectional view schematically showing a conventional general thin film transistor.
도 2 는 종래 ITO가 추가된 박막 트랜지스터를 도시한 단면도.2 is a cross-sectional view showing a thin film transistor to which a conventional ITO is added.
도 3 은 종래 기술에 따른 액정표시소자의 하부기판을 도시한 평면도.3 is a plan view showing a lower substrate of a liquid crystal display device according to the prior art.
도 4 는 본 발명의 실시예에 따른 액정표시소자의 하부기판을 도시한 평면도.4 is a plan view illustrating a lower substrate of a liquid crystal display device according to an exemplary embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
30a : 게이트 라인 30b : 끝단 게이트 라인30a: gate line 30b: end gate line
32 : 게이트 패드 34 : 더미 게이트 라인32: gate pad 34: dummy gate line
40a : ITO 라인 40b : 불투명 금속 라인40a: ITO line 40b: opaque metal line
50 : 데이터 라인 60 : 화소전극50: data line 60: pixel electrode
70 : 하부기판70: lower substrate
상기와 같은 목적을 달성하기 위한 본 발명은, 게이트 라인들과, ITO 라인 및 불투명 라인의 적층구조로된 데이터 라인들의 교차점에서 정전기에 의해 상기 게이트 라인과 ITO 라인이 쇼트되는 것을 방지하기 위한 액정표시소자로서, 상기 게이트 라인들 중에서 화소영역의 가장자리에 배치된 끝단 게이트 라인의 외측에 더미 게이트 라인이 더 형성된 것을 특징으로 한다.The present invention for achieving the above object, the liquid crystal display for preventing the gate line and the ITO line is short-circuited by static electricity at the intersection of the gate line, and the data line of the laminated structure of the ITO line and the opaque line The device may further include a dummy gate line formed outside the end gate line disposed at an edge of the pixel area among the gate lines.
본 발명에 따르면, 화소영역의 가장자리에 위치된 끝단 게이트 라인의 외측에 더미 게이트 라인을 형성해 줌으로써, 화소영역에서는 라인간 쇼트가 발생되는 것을 방지할 수 있다.According to the present invention, by forming a dummy gate line outside the end gate line positioned at the edge of the pixel region, it is possible to prevent the short circuit between lines in the pixel region.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4 는 본 발명의 실시예에 따른 LCD의 하부기판을 도시한 평면도로서, 도시된 바와 같이, 하부기판(70) 상에 수 개의 게이트 라인들(30a, 30b)과 수 개의 데이터 라인들(50)이 직교하도록 형성되어 있으며, 각 화소에는 화소전극(60)이 형성되어 있다. 여기서, 데이터 라인(50)은 ITO 라인(40a)과 불투명 금속 라인(40b)의 적층 구조로 이루어지며, 이때, ITO 라인(40a)은 불투명 금속 라인(40b)의 단선으로 인한 비정상적인 신호전달을 보완하기 위하여 형성된다.4 is a plan view illustrating a lower substrate of an LCD according to an exemplary embodiment of the present invention, and as shown, several gate lines 30a and 30b and several data lines 50 on the lower substrate 70. Is orthogonal to each other, and the pixel electrode 60 is formed in each pixel. Here, the data line 50 has a stacked structure of the ITO line 40a and the opaque metal line 40b, wherein the ITO line 40a compensates for abnormal signal transmission due to disconnection of the opaque metal line 40b. It is formed to.
또한, 화소영역의 가장자리 부분에 위치된 끝단 게이트 라인(30b)의 외측에는 더미(Dummy) 게이트 라인(34)이 더 형성되어 있으며, 이때, 끝단 게이트 라인(30b)의 내측, 즉, 화소영역에 배치된 게이트 라인들(30a)은 각각의 게이트 패드(32)와 연결되지만, 끝단 게이트 라인(30b)의 외측, 즉, 화소영역이 아닌 영역에 배치된 더미 게이트 라인(34)은 게이트 패드에 연결되지 않는다.In addition, a dummy gate line 34 is further formed outside the end gate line 30b positioned at the edge of the pixel region, and at this time, a dummy gate line 30b is formed inside the end gate line 30b, that is, in the pixel region. Arranged gate lines 30a are connected to the respective gate pads 32, but dummy gate lines 34 disposed outside the end gate line 30b, that is, in a region other than the pixel region, are connected to the gate pads. It doesn't work.
게다가, ITO 라인(40a) 상에 형성되는 불투명 금속 라인(40b)은 끝단 게이트 라인(30b)과 더미 게이트 라인(34) 사이 부분에서부터 소정 각도로 꺽인 사선 형태로 형성되어 있다.In addition, the opaque metal line 40b formed on the ITO line 40a is formed in the shape of an oblique line bent at a predetermined angle from a portion between the end gate line 30b and the dummy gate line 34.
정전기 방지 회로가 완성되기 전, 즉, 앞서 설명한 바와 같이, 불투명 금속 라인을 형성하기 전에 발생된 정전기는 게이트 라인과 ITO 라인간의 쇼트를 유발시키게 되는데, 이때, 정전기에 의한 쇼트는 대부분 화소영역의 가장자리에 배치된 끝단 게이트 라인과 ITO 라인이 교차되는 지점에서 발생하게 된다.Static electricity generated before the antistatic circuit is completed, i.e., prior to forming the opaque metal line, causes a short between the gate line and the ITO line, where the short caused by the static electricity is mostly at the edge of the pixel region. It occurs at the point where the end gate line and the ITO line arranged in the intersection.
자세하게, 불투명 금속 라인을 형성하기 전에 발생되는 정전기는 ITO 라인을 통해서 이동되는데, 이때, 끝단 게이트 라인까지 이동된 정전기는 더 이상 이동될 곳이 없기 때문에 끝단 게이트 라인과 ITO 라인의 교차 지점에서 게이트용 금속과 ITO간의 높은 전위차를 야기시켜 절연막의 손상을 초래한다. 이 결과, 끝단 게이트 라인과 ITO 라인간에는 쇼트가 발생되며, 이러한 라인간의 쇼트는 결국 LCD의 결함을 발생시키게 된다.In detail, the static electricity generated before the formation of the opaque metal line is moved through the ITO line, where the static electricity transferred to the end gate line is no longer moved, so for the gate at the intersection of the end gate line and the ITO line. It causes a high potential difference between the metal and ITO, resulting in damage to the insulating film. As a result, a short occurs between the end gate line and the ITO line, and the short between the lines eventually causes the LCD to fail.
그러나, 본 발명의 실시예에서처럼 끝단 게이트 라인의 외측, 즉, 화소영역이 아니 곳에 더미 게이트 라인을 더 형성해 줄 경우에는, ITO 라인을 통해 이동되는 정전기가 더미 게이트 라인까지 이동되기 때문에, 비록 더미 게이트 라인과 ITO 라인간의 쇼트는 발생되지만 액정표시소자를 구동시키기 위한 라인 부분, 즉, 화소영역에서는 라인간의 쇼트가 발생되지 않게 된다.However, when the dummy gate line is further formed outside the end gate line, that is, not in the pixel region, as in the embodiment of the present invention, since the static electricity moved through the ITO line is moved to the dummy gate line, although the dummy gate Although a short is generated between the line and the ITO line, a short between the lines is not generated in the line portion for driving the liquid crystal display device, that is, the pixel region.
따라서, 화소영역이 아닌 부분에서 발생되는 라인간의 쇼트는 액정표시소자의 구동에 아무런 영향을 미치지 않기 때문에 라인간 쇼트에 의해 LCD의 결함 발생을 방지할 수 있게 된다.Therefore, the short between lines generated in the portion other than the pixel region has no influence on the driving of the liquid crystal display device, and thus, the occurrence of LCD defects can be prevented by the short between lines.
또한, 본 발명의 실시예에서는 불투명 금속 라인의 형태를 끝단 게이트 라인과 더미 게이트 라인 사이 부분에서부터 소정 각도로 꺽인 사선 형태로 가져감으로써, 만약 2군데 이상에서 라인간 쇼트가 발생되더라도 쇼트 발생 지점 이전에서 ITO 라인을 절단시킴으로써, 데이터 라인들간의 쇼트를 방지할 수 있다.In addition, in the embodiment of the present invention by bringing the shape of the opaque metal line in the form of an oblique line bent at a predetermined angle from the portion between the end gate line and the dummy gate line, even if the short between the lines occurs in two or more places before the short occurrence point By cutting the ITO line at, the short between the data lines can be prevented.
이상에서 설명된 바와 같이, 본 발명에 따른 LCD는 정전기에 의한 쇼트가 주로 발생되는 지점, 즉, 끝단 게이트 라인의 외측에 더미 게이트 라인을 더 형성해 줌으로써 화소영역에서 라인간 쇼트가 발생되는 것을 방지할 수 있으며, 이에 따라, 정전기에 의해 LCD의 신뢰성이 저하되는 것을 방지할 수 있다.As described above, the LCD according to the present invention can prevent a short circuit between lines in the pixel area by further forming a dummy gate line at a point where a short due to static electricity is mainly generated, that is, an outer side of the end gate line. As a result, it is possible to prevent the LCD from being degraded due to static electricity.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (3)
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