KR100803694B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

개시된 반도체 장치는 제1 단결정 박막, 제1 단결정 박막 상에 형성되고, 제1 단결정 박막의 표면을 부분적으로 노출시키는 개구부를 갖는 제1 절연막 패턴, 개구부 내에 충분하게 매립된 구조로 형성되고, 제1 단결정 박막과 동일한 결정 구조를 갖도록 선택적 에피택시얼 성장에 의해 수득한 제1 시드 박막, 제1 시드 박막을 포함하는 결과물 상에 형성되고, 비-단결정 박막에 레이져 빔이 조사될 때 제1 시드 박막이 시드로 작용하여 제1 시드 박막과 동일한 결정 구조를 갖도록 변환시켜 수득한 제2 단결정 박막, 제2 단결정 박막을 수득할 때 발생하는 디펙 부위를 커버하면서 제2 단결정 박막 상에 형성된 제1 보호막 및 제1 보호막 상에 형성된 제3 단결정 박막을 포함한다. 따라서, 반도체 장치는 제2 단결정 박막을 수득할 때 발생하는 디펙 부위 상에 형성된 보호막에 의하여 디펙 부위가 상부에 형성된 막으로 전사되는 것을 방지할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{semiconductor device and method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 절단하여 도시한 단면도이다.
도 2 내지 도 8은 도 1의 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 장치 210 : 제1 단결정 박막
220 : 제1 절연막 패턴 222 : 개구부
230 : 시드 박막 240 : 제1 비-단결정 박막
242 : 레이져 빔 250 : 제2 단결정 박막
252 : 제1 디펙 부위 260 : 제1 보호막
270 : 제3 단결정 박막 280 : 제2 절연막 패턴
290 : 제2 시드 박막 300 : 제4 단결정 박막
302 : 제2 디펙 부위 310 : 제2 보호막
320 : 제5 단결정 박막 400 : 모스 트랜지스터
410 : 게이트 패턴 420 : 소스/드레인
430 : 게이트 스페이서
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 스택 구조를 갖는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 물질은 결정 구조에 따라 단결정(single crystal), 다결정(poly crystal) 및 비-단결정(amorphous)로 분류할 수 있다. 상기 단결정은 하나의 결정 구조로 이루어지고, 상기 다결정은 다수개의 결정 구조로 이루어지고, 상기 비-단결정은 물질 내부가 결정이 아닌 불규칙한 원자 배열로 이루어진다. 상기 다결정은 다수개의 결정 구조로 이루어지기 때문에 많은 결정 입계(grain boundary)를 갖는다. 그리고, 상기 결정 입계가 많을 경우 전자 또는 정공(hole)과 같은 캐리어의 이동과 제어 등을 방해한다.
따라서, 스택 구조의 박막 트랜지스터(thin film transistor : TFT) 등을 포함하는 반도체 장치 또는 에스오씨(SOC : system on chip) 등의 제조에서는 액티브 영역으로 형성하기 위한 박막으로서 단결정 실리콘 박막을 주로 선택한다.
상기 단결정 실리콘 박막을 형성하는 방법은 주로 다음과 같다.
먼저, 단결정 실리콘 기판 상에 개구부를 갖는 절연막 패턴을 형성한 후, 선택적 에피택시얼 성장을 수행하여 상기 개구부 내에 단결정 구조의 시드 박막을 형 성한다. 그리고, 상기 시드 박막을 갖는 절연막 패턴 상에 비-단결정 실리콘 박막을 형성한 후, 레이져 빔을 조사한다. 그러면, 비-단결정 실리콘 박막의 상변화를 통하여 비-단결정 실리콘 박막이 제1 단결정 실리콘 박막으로 변환한다.
그러나, 언급한 방법을 수행하여 제1 단결정 실리콘 박막을 형성할 때, 제1 단결정 실리콘 박막에는 디펙 부위가 형성된다. 예를 들어, 디펙 부위는 LEG(Laser-induced Epitaxial Growth)공정을 수행할 경우에 일정한 돌기의 형상을 가진다.
이와 같이, 제1 단결정 실리콘 박막에 디펙 부위가 형성된 경우에는 그 상부에 형성되는 단결정 실리콘 박막에 상기 디펙 부위가 그대로 전사된다. 따라서, 디펙 부위가 제2 단결정 실리콘 박막 상에 그대로 전사될 경우에는 전기적 신뢰도가 저하된다. 이에 따라, 상기 디펙 부위에 의해 상부의 반도체 구조물에 불량이 발생하여 전체적인 공정의 효율이 저하되며 제품이 수율이 감소된다.
나아가, 종래의 방법에 따라 형성한 단결정 실리콘 박막의 경우에는 디펙 부위의 형성으로 인하여 전기적 신뢰도를 저하시키기 때문에 스택 구조의 채널막 등에 적용하기에는 어려운 문제점이 발생한다.
본 발명의 일 목적은 단결정 박막을 형성할 때 발생하는 디펙 부위가 상부에 형성되는 박막에 전사되는 것을 방지하기 위한 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 장치를 제조하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시에에 따른 반도체 장치는 제1 단결정 박막, 상기 제1 단결정 박막 상에 형성되고, 상기 제1 단결정 박막의 표면을 부분적으로 노출시키는 개구부를 갖는 제1 절연막 패턴, 상기 개구부 내에 충분하게 매립된 구조로 형성되고, 상기 제1 단결정 박막과 동일한 결정 구조를 갖도록 선택적 에피택시얼 성장에 의해 수득한 제1 시드 박막, 상기 제1 시드 박막을 포함하는 결과물 상에 형성되고, 비-단결정 박막에 레이져 빔이 조사될 때 상기 제1 시드 박막이 시드로 작용하여 상기 제1 시드 박막과 동일한 결정 구조를 갖도록 변환시켜 수득한 제2 단결정 박막, 상기 제2 단결정 박막을 수득할 때 발생하는 디펙 부위를 커버하면서 상기 제2 단결정 박막 상에 형성된 제1 보호막 및 상기 제1 보호막 상에 형성된 제3 단결정 박막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 단결정 박막은 단결정 기판이며, 상기 단결정 기판은 단결정 실리콘, 단결정 게르마늄 또는 단결정 실리콘-게르마늄을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 보호막은 예를 들어, 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제3 단결정 박막의 두께는 상기 제2 단결정 박막의 두께보다 더 두껍다.
본 발명의 일 실시예에 따르면, 상기 제1 단결정 박막 상에 형성되는 게이트 절연막 패턴 및 상기 게이트 절연막 패턴 상에 형성되는 게이트 도전막 패턴을 포 함하는 게이트 패턴 및 상기 게이트 패턴의 양 측벽과 접하는 상기 제1 단결정 박막의 표면 아래에 형성된 소스/드레인을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 단결정 박막 상에 상기 제1 절연막 패턴과 동일한 제2 내지 제m 절연막 패턴, 상기 제1 시드 박막과 동일한 제2 내지 제m 시드 박막(m은 3이상의 자연수), 제2 단결정 박막과 동일한 제4 내지 제n 단결정 박막(n은 6이상의 짝수), 제1 보호막과 동일한 제2 내지 제o 보호막(o는 3이상의 자연수) 및 제3 단결정 박막과 동일한 제5 내지 제p 단결정 박막(p는 7이상의 홀수)이 서로 반복하여 적층된다.
본 발명의 일 실시예에 따르면, 상기 제2 내지 제o 보호막(o는 3이상의 자연수)은 예를 들어, 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제5 내지 제p 단결정 박막(p는 7이상의 홀수)의 두께는 상기 제4 내지 제n 단결정 박막(n은 6이상의 짝수)의 두께보다 더 두껍다.
이에 따라, 상기한 반도체 장치는 단결정 실리콘 박막을 형성할 때 발생하는 디펙 부위의 전사를 방지하여 전기적 신뢰도를 향상시킬 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 단결정 박막 상에 상기 제1 단결정 박막의 표면을 부분적으로 노출시키는 개구부를 갖는 제1 절연막 패턴을 형성하고, 상기 제1 단결정 박막과 동일한 결정 구조를 갖도록 선택적 에피택시얼 성장에 의해 제1 시드 박막을 상기 개 구부 내에 충분하게 매립되는 구조로 형성한다. 그리고, 상기 제1 시드 박막을 포함하는 결과물 상에 비-단결정 박막을 형성하고, 상기 비-단결정 박막에 레이져 빔을 조사하여 상기 비-단결정 박막을 상변화시킬 때 상기 제1 시드 박막의 결정 구조가 시드로 작용함으로써 상기 비-단결정 박막을 상기 제1 시드 박막과 동일한 결정 구조를 갖는 제2 단결정 박막으로 형성한다. 이어서, 상기 제2 단결정 박막을 수득할 때 발생하는 디펙 부위를 커버하도록 상기 제2 단결정 박막 상에 제1 보호막을 형성하고, 상기 제1 보호막 상에 제3 단결정 박막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 보호막은 예를 들어, 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 절연막 패턴을 형성하는 단계 이전에, 상기 제1 단결정 박막 상에 게이트 절연막 패턴 및 게이트 도전막 패턴을 포함하는 게이트 패턴을 형성하는 단계 및 상기 게이트 패턴의 양 측벽과 접하는 상기 제1 단결정 박막의 표면 아래에 소스/드레인을 형성하는 단계를 더 포함한다. 또한, 상기 게이트 패턴의 양 측벽에 게이트 스페이서를 형성하는 단계를 더 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 시드 박막이 상기 개구부의 입구 부위보다 높게 형성될 경우, 상기 개구부의 입구 부위가 노출될 때까지 상기 제1 시드 박막을 연마하는 단계를 더 포함한다.
본 발명의 일 실시예에 따르면, 상기 제3 단결정 박막 상에 상기 제1 절연막 패턴과 동일한 제2 내지 제m 절연막 패턴, 상기 제1 시드 박막과 동일한 제2 내지 제m 시드 박막(m은 3이상의 자연수), 제2 단결정 박막과 동일한 제4 내지 제n 단결정 박막(n은 6이상의 짝수), 제1 보호막과 동일한 제2 내지 제o 보호막(o는 3이상의 자연수) 및 제3 단결정 박막과 동일한 제5 내지 제p 단결정 박막(p는 7이상의 홀수)을 서로 반복하여 적층하는 단계를 더 포함한다.
본 발명의 일 실시예에 따르면, 상기 제2 내지 제o 보호막(o는 3이상의 자연수)은 예를 들어, 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제5 내지 제p 단결정 박막(p는 7이상의 홀수)의 두께를 상기 제4 내지 제n 단결정 박막(n은 6이상의 짝수)의 두께보다 더 두껍게 형성한다.
이러한 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 단결정 박막을 수득할 때 발생하는 디펙 부위의 상부에 실리콘-게르마늄 보호막을 형성함으로써, 디펙 부위가 상부에 형성되는 박막에 전사되는 것을 방지하여 전기적 신뢰도를 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들 의 두께와 크기 등은 그 명확성을 기하기 위하여 과장되어진 것이다. 또한, 박막이 다른 박막 또는 기판 상에 있다고 언급되어 지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 절단하여 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 제1 단결정 박막(210), 제1 절연막 패턴(220), 제1 시드 박막(230), 제2 단결정 박막(250), 제1 보호막(260), 제3 단결정 박막(270)을 포함한다.
제1 단결정 박막(210)은 단결정 구조를 가진다. 제1 단결정 박막(210)은 예를 들어, 단결정 기판 또는 실리콘-온-인슐레이터 기판을 포함한다. 이와 달리, 제1 단결정 박막(210)은 게르마늄-온-인슐레이터 기판 등을 포함할 수 있다. 제1 단결정 박막(210)이 단결정 기판을 포함하는 경우, 제1 단결정 박막(210)은 단결정 실리콘 박막, 단결정 게르마늄 박막 또는 단결정 실리콘-게르마늄 박막 등을 포함한다.
제1 절연막 패턴(220)은 제1 단결정 박막(210) 상에 형성된다. 또한, 제1 절연막 패턴(220)은 제1 단결정 박막(210)의 표면을 부분적으로 노출시키는 개구부(222)를 갖는다. 개구부(222)는 포토레지스트 패턴 또는 하드 마스크 등과 같은 식각 마스크로 사용하는 식각 공정을 수행하여 절연막을 부분적으로 제거함으로써 형성된다. 한편, 제1 절연막 패턴(220)은 주로 산화물을 포함하는 것이 바람직하 다.
제1 시드 박막(230)은 개구부(222) 내에 충분하게 매립된 구조로 형성된다. 구체적으로, 제1 시드 박막(230)은 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 통하여 개구부(222) 내에 형성된다. 따라서, 제1 시드 박막(230)은 제1 단결정 박막(210)과 실질적으로 동일한 결정 구조를 갖는다.
특히, 본 발명의 일 실시예로서 제1 단결정 박막(210)이 단결정 실리콘 박막을 포함하는 경우, 선택적 에피택시얼 공정을 수행하여 형성되는 단결정 구조의 제1 시드 박막(230)은 단결정 실리콘 구조의 제1 시드 박막(230)인 것이 바람직하다.
이와 달리, 본 발명의 다른 실시예로서 제1 단결정 박막(210)이 단결정 게르마늄 박막을 포함하는 경우, 선택적 에피택시얼 공정을 수행하여 형성되는 단결정 구조의 제1 시드 박막(230)은 단결정 게르마늄 구조의 제1 시드 박막(230)을 포함하는 것이 바람직하다.
한편, 제1 시드 박막(230)이 제1 절연막 패턴(220)의 개구부(222)의 입구 부위보다 높게 형성될 경우에는 평탄화 공정을 수행하여, 개구부(222)의 입구 부위 주변에 형성된 제1 시드 박막(230)을 제거하는 것이 바람직하다.
제2 단결정 박막(250)은 제1 시드 박막(230)을 포함하는 결과물 상에 형성된다. 예를 들어, 상기 결과물은 제1 절연막 패턴(220) 및 제1 시드 박막(230)을 포함한다.
제2 단결정 박막(250)은 비-단결정 박막(도 4의 참조번호 '240')에 레이져 빔(도 4의 참조번호 '242')이 조사될 때, 제1 시드 박막(230)이 시드로 작용하여 제1 시드 박막(230)과 실질적으로 동일한 결정 구조를 갖도록 형성된다. 본 발명의 실시예에서 비-단결정 박막을 제1 절연막 패턴(220)과 제1 시드 박막(230) 상에 형성시킨 후, 비-단결정 박막에 레이져 빔을 조사하여 그 결정 구조를 단결정으로 변환시킴으로써 제2 단결정 박막(250)이 형성된다. 여기서, 레이져 빔은 비-단결정 박막을 녹일 수 있는 온도로 조사하는 것이 바람직하다.
특히, 본 발명의 일 실시예로서 제1 시드 박막(230)이 단결정 실리콘 박막인 경우, 레이져 빔을 조사하여 형성되는 단결정 구조의 제2 단결정 박막(250)은 단결정 실리콘 구조인 것이 바람직하다.
한편, 상기와 같은 엘이지(laser epitaxial growth : LEG) 공정에 의하여 단결정 박막을 수득하는 경우에는 제2 단결정 박막은 예를 들어, 500Å 정도의 두께를 가진다. 이와 달리, 제2 단결정 박막은 400Å 내지 600Å의 두께를 가질 수 있다.
또한, 비-단결정 박막의 결정 구조의 변화는 수직 및 측면 방향으로 진행된다. 이때, 레이져 빔의 조사에 의한 비-단결정 박막의 상변화와 결정 구조의 변화는 수 나노초(ns) 동안 진행되기 때문에 비-단결정 박막이 녹아서 액상으로 변화하여도 제1 단결정 박막(210)으로부터 흘러내리는 상황이 발생하지 않는다.
그러나, 상기 비-단결정 박막에 레이져 빔을 조사하여 단결정으로 변환시킬 때, 제2 단결정 박막(250)에 제1 디펙 부위(252)가 형성된다. 예를 들어, 제1 디펙 부위(252)는 제1 절연막 패턴(220)의 중앙부에 대응하는 제2 단결정 박막(250)에 형성된다. 이는 비-단결정 박막의 결정 구조의 변화가 측면 방향으로 진행될 경우 에, 서로 반대 방향으로 진행되는 결정 구조의 변화가 만나는 지점에 제1 디펙 부위(252)가 형성되기 때문이다. 예를 들어, 제1 디펙 부위(252)는 상기지점에서 상부로 돌출되는 돌기 형상을 가질 수 있다. 이와 달리, 제1 디펙 부위(252)는 상기 지점에서 함몰되는 형상을 가질 수 있다.
이때, 반도체 장치(100)가 스택 구조를 갖는 경우에는 제1 디펙 부위(252)가 상부의 박막들에 전사될 수 있으며, 나아가 반도체 장치(100)의 전체적인 전기적 신뢰도가 저하될 수 있다.
따라서, 제1 보호막(260)이 제2 단결정 박막(250)의 제1 디펙 부위(252) 상에 형성된다. 제1 보호막(260)은 예를 들어, 실리콘-게르마늄 박막을 포함한다. 이와 달리, 제1 보호막(260)은 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 제1 보호막(260)은 하부에 배치된 제2 단결정 박막(250)의 실리콘을 이용하여 성장된 에피택시얼 실리콘과 외부로부터 공급된 게르마늄 가스가 결합하여 형성된다. 이와 달리, 제1 보호막(260)은 다른 공정 및 방법에 의하여 형성될 수 있다. 따라서, 제1 보호막(260)을 앞에서 언급한 단결정 박막들과 동일한 설비 내에서 형성됨으로써, 반도체 장치의 제조 공정 전체의 공정 효율이 향상되며, 공정 시간 및 제조 비용이 감소된다.
이때, 제1 보호막(260)은 제1 디펙 부위(252)를 커버한다. 따라서, 제1 보호막(260)은 제2 단결정 박막(250)에 형성된 제1 디펙 부위(252)가 상부에 형성되는 복수개의 단결정 박막들에 전사되는 것을 방지할 수 있다. 예를 들어, 제1 보호막(260)이 실리콘-게르마늄 박막을 포함하는 경우, 실리콘 막에 비하여 격자 상수 가 상대적으로 크다. 따라서, 하부에 형성된 제2 단결정 박막(250)에 형성된 제1 디펙 부위(252)가 제1 보호막(250)에 의해 필터링 되고, 이에 따라 상부에 형성되는 박막으로 제1 디펙 부위(252)가 전사되는 것이 방지될 수 있다. 나아가, 반도체 장치(100)의 전체적인 전기적 신뢰도를 향상될 수 있다.
제3 단결정 박막(270)은 제1 보호막(260) 상에 형성된다. 예를 들어, 제3 단결정 박막(270)은 실리콘 물질로 이루어진다. 본 발명의 일 실시예에 따르면, 제3 단결정 박막(270)은 하부에 형성된 박막의 실리콘을 이용하여 성장된 에피택시얼 실리콘으로 이루어진다. 예를 들어, 제3 단결정 박막(270)은 5000Å의 두께를 가진다. 이와 달리, 제3 단결정 박막(270)은 4500Å 내지 5500Å의 범위 내의 두께로 형성될 수 있다.
따라서, 제1 보호막(260)이 제1 디펙 부위(252)가 전사되는 것을 방지하므로, 제3 단결정 박막(270) 상에는 디펙 부위가 형성되지 않는다. 즉, 본 발명의 일 실시예에 따르면, 제1 단결정 박막(210)을 형성한 후에 제1 절연막 패턴(220), 제1 시드 박막(230), 제2 단결정 박막(250), 제1 보호막(260) 및 제3 단결정 박막(270)을 형성한다. 따라서, 반도체 장치(100)는 제1 보호막(260)에 의해 제1 디펙 부위(252)가 제3 단결정 박막(270)에 전사되는 것을 방지하여 전체적인 전기적 특성을 향상시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 장치(100)는 제3 단결정 박막(270) 상에 제1 절연막 패턴(220), 제1 시드 박막(230), 제2 단결정 박막(250), 제1 보호막(260) 및 제3 단결정 박막(270)과 동일한 구조 및 형상을 갖는 제2 절연 막 패턴, 제2 시드 박막, 제4 단결정 박막, 제2 보호막 및 제5 단결정 박막이 형성된다. 나아가, 반도체 장치(100)는 제5 단결정 박막 상에 동일한 구조 및 형상을 갖는 복수의 구조물이 형성될 수 있다. 예를 들면, 반도체 장치(100)는 제3 단결정 박막(270) 상에 제1 절연막 패턴(220)과 동일한 제2 내지 제m 절연막 패턴, 제1 시드 박막(230)과 동일한 제2 내지 제m 시드 박막(m은 3이상의 자연수), 제2 단결정 박막(250)과 동일한 제4 내지 제n 단결정 박막(n은 6이상의 짝수), 제1 보호막과(260) 동일한 제2 내지 제o 보호막(o는 3이상의 자연수) 및 제3 단결정 박막(270)과 동일한 제5 내지 제p 단결정 박막(p는 7이상의 홀수)이 서로 반복하여 적층된다.
한편, 제3 단결정 박막(270) 상에 형성된 복수의 보호막들, 즉, 제2 내지 제o 보호막(o는 3이상의 자연수)들은 예를 들어, 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함한다. 앞에서 언급한 바와 같이, 복수의 보호막들은 LEG 공정에 의하여 형성된 단결정 박막에 발생하는 디펙 부위를 커버한다. 따라서, 복수의 보호막들은 디펙 부위가 상부에 형성되는 박막들에 전사되는 것을 방지할 수 있다. 이에 따라, 반도체 장치(100)의 전체적인 전기적 신뢰도를 향상시킬 수 있다.
예를 들어, 제5 내지 제p 단결정 박막(p는 7이상의 홀수)의 두께는 상기 제4 내지 제n 단결정 박막(n은 6이상의 짝수)의 두께보다 더 두껍게 형성된다. 예를 들어, 제4 내지 제n 단결정 박막은 LEG공정을 통하여 형성되므로, 그 특성상 500Å 정도의 두께를 가진다. 또한, 제5 내지 제p 단결정 박막은 예를 들어, 4500Å 내지 5500Å 정도의 두께를 가진다. 이는 제5 내지 제p 단결정 박막에 로직 소자, 금속 배선 등이 형성될 수 있기 때문이다.
모스 트랜지스터(400)는 제1 단결정 박막(210) 상에 형성된다. 모스 트랜지스터(400)는 게이트 패턴(410), 소스/드레인(420) 및 게이트 스페이서(430)를 포함한다.
게이트 패턴(410)은 제1 단결정 박막(210) 상에 형성된다. 게이트 패턴(410)은 게이트 절연막 패턴(412) 및 게이트 도전막 패턴(414)을 포함한다. 한편, 소스/드레인(420)은 게이트 패턴(410)의 양 측벽과 접하는 제1 단결정 박막(210)의 표면 아래에 형성된다. 또한, 게이트 스페이서(430)는 게이트 패턴(410)의 측벽에 형성된다.
한편, 제3 단결정 박막(270)의 상부에 트랜지스터가 형성되는 경우, 제3 단결정 박막(270)은 채널층이 될 수 있다. 이와 달리, 제3 단결정 박막(270) 및 제1 보호막(260)이 채널층이 될 수 있으며, 제3 단결정 박막(270), 제1 보호막(260) 및 제2 단결정 박막(250)이 채널층이 될 수 있다.
이하, 언급한 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 2 내지 도 8은 도 1의 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 2를 참조하면, 제1 단결정 박막(210)을 마련한다. 제1 단결정 박막(210)은 벌크 구조를 갖고, 단결정 물질을 포함한다. 예를 들어, 제1 단결정 박막(210) 은 단결정 기판을 포함한다. 여기서, 단결정 물질의 예로서는 단결정 실리콘, 단결정 게르마늄, 단결정 실리콘-게르마늄 등을 들 수 있다.
이어서, 제1 단결정 박막(210) 상에 제1 단결정 박막(210)의 표면을 부분적으로 노출시키는 개구부(222)를 갖는 제1 절연막 패턴(220)을 형성한다.
구체적으로 살펴보면, 먼저 제1 단결정 박막(210) 상에 절연막을 형성한다. 이때, 상기 절연막은 산화물을 포함할 수 있다. 아울러, 상기 절연막은 열산화 공정을 수행하여 형성한다.
이어서, 상기 절연막을 패터닝한다. 상기 절연막의 패터닝은 예를 들어, 포토레지스트 패턴을 마스크로 사용하는 식각 공정에 의해 수행된다. 이와 같이, 상기 절연막의 패터닝을 수행함으로써, 제1 단결정 박막(210)을 부분적으로 노출시키는 개구부(222)를 갖는 제1 절연막 패턴(220)이 제1 단결정 박막(210) 상에 형성된다. 상기 절연막이 산화물을 포함하는 경우, 제1 절연막 패턴(220)도 산화물을 포함한다.
도 3을 참조하면, 개구부(222)를 갖는 제1 절연막 패턴(220)을 형성한 후, 선택적 에피택시얼 성장을 수행한다. 이에, 개구부(222)에 의해 노출된 제1 단결정 박막(210)의 표면으로부터 제1 단결정 박막(210)과 실질적으로 동일한 결정 구조를 갖는 제1 시드 박막(230)이 형성된다.
예를 들어, 제1 단결정 박막(210)이 단결정 실리콘 박막인 경우에는 상기 선택적 에피택시얼 성장을 수행하여 형성되는 단결정 구조의 제1 시드 박막(230)은 단결정 실리콘 구조의 제1 시드 박막(230)인 것이 바람직하다. 이와 달리, 제1 단 결정 박막(210)이 단결정 게르마늄인 경우에는 상기 선택적 에피택시얼 성장을 수행하여 형성되는 단결정 구조의 제1 시드 박막(230)은 단결정 게르마늄 구조의 제1 시드 박막(230)이 될 수 있다.
아울러, 제1 시드 박막(230)이 개구부(222)의 입구 부위보다 높게 형성될 경우에는 평탄화 공정을 수행하여 개구부(222)의 입구 부위 주변에 형성된 제1 시드 박막(230)을 제거하는 것이 바람직하다.
도 4를 참조하면, 단결정 구조의 제1 시드 박막(230)을 형성한 후, 제1 시드 박막(230)을 포함하는 결과물 상에 제1 비-단결정 박막(240)을 형성한다. 상기 결과물은 제1 절연막 패턴(220)과 제1 시드 박막(230)을 포함한다. 예를 들어, 제1 비-단결정 박막(240)은 비-단결정 실리콘, 비-단결정 게르마늄 및 비-단결정 실리콘-게르마늄 등을 포함할 수 있다. 제1 비-단결정 박막(240)은 일반적으로 화상기상증착(chemical vapor deposition : CVD) 공정을 통하여 형성한다. 또한, 제1 비-단결정 박막(240)을 형성한 후, 제1 비-단결정 박막(240)의 상부 표면에 단차가 발생한 경우에는 평탄화 공정을 수행하여 상기 단차를 제거하는 것이 바람직하다.
제1 비-단결정 박막(240)을 제1 시드 박막(230)을 포함하는 결과물 상에 형성한 후, 레이져 빔(242)을 조사한다. 여기서, 레이져 빔(242)은 언급한 바와 같이 제1 비-단결정 박막(240) 전체(두께 기준)를 용융(melting)시킬 수 있는 에너지로 조사하는 것이 바람직하다. 이는 제1 비-단결정 박막(240)의 표면에서부터 제1 시드 박막(230) 및 제1 절연막 패턴(220)과의 계면까지 액상으로 변화시켜야 하기 때문이다. 예를 들면, 레이져 빔(242)은 약 1,410℃ 이상의 온도를 조성하는 에너지 를 갖도록 조절하는 것이 바람직하다. 이는 제1 비-단결정 박막(240)이 실리콘을 포함하고, 상기 실리콘의 용융점이 일반적으로 약 1,410℃이기 때문이다. 이와 달리, 제1 비-단결정 박막(240)이 게르마늄을 포함할 경우에는 레이져 빔(242)은 약 958.5℃ 이상의 온도를 조성하는 에너지를 갖도록 조절된다. 이는 상기 게르마늄의 용융점이 약 958.5℃ 이기 때문이다.
도 5를 참조하면, 제1 비-단결정 박막(240)에 레이져 빔(242)을 조사함에 따라 제1 비-단결정 박막(240)은 상변화가 일어난다. 즉, 레이져 빔(242)을 조사하여 제1 비-단결정 박막(240)을 녹임(melting)으로서 제1 비-단결정 박막(240)이 고상으로부터 액상으로 변화한다. 특히, 제1 비-단결정 박막(240)은 제1 비-단결정 박막(240)의 상부 표면으로부터 제1 시드 박막(230) 및 제1 절연막 패턴(220)과의 계면까지 액상으로 변화하는 상변화가 일어난다. 제1 비-단결정 박막(240)의 상변화가 일어날 때, 제1 시드 박막(230)의 단결정 물질이 시드로 작용하여 제1 비-단결정 박막(240)의 결정 구조를 단결정으로 변화시킨다.
또한, 제1 비-단결정 박막(240)의 결정 구조의 변화는 수직 및 측면 방향으로 진행된다. 이때, 제1 비-단결정 박막(240)의 상변화와 결정 구조의 변화는 수 나노초(ns) 동안 진행되기 때문에 제1 비-단결정 박막(240)이 액상으로 변화하여도 제1 단결정 박막(210)으로부터 흘러내리는 상황은 발생하지 않는다.
레이져 빔(242)의 조사에 의해 제1 비-단결정 박막(240)을 상변화시키고, 제1 비-단결정 박막(240)의 상변화가 일어날 때 제1 시드 박막(230)의 단결정 물질이 시드로 작용함으로써 제1 비-단결정 박막(240)을 제2 단결정 박막(250)으로 변화시 킨다. 예를 들어, 제2 단결정 박막(250)은 500Å 정도의 두께를 가진다. 이와 달리, 제2 단결정 박막(250)은 다양한 두께를 가질 수 있다.
여기서, LEG공정을 통하여 제1 시드 박막(230)이 시드로 작용하여 제1 비-단결정 박막(240)이 제2 단결정 박막(250)으로 변화될 때, 성장 프런트(growth front)가 만나는 영역에서 제1 디펙 부위(252)가 형성된다. 예를 들면, 제1 디펙 부위(252)는 성장 프런트가 만나는 영역에서 상부로 돌출된 돌기 형상을 가질 수 있다. 이와 다리, 제1 디펙 부위(252)는 성장 프런트가 만나는 영역에서 함몰된 형상을 가질 수 있다.
이는 제2 단결정 박막(250) 상에 복수 개의 단결정 박막을 형성할 경우, 상부에 형성되는 단결정 박막에 제1 디펙 부위(252)가 그대로 전사된다. 따라서, 단결정 박막의 결정성(crystallinity)을 저하시키며 반도체 장치의 전체적인 전기적 신뢰도를 저하시키는 문제점이 발생한다.
도 6을 참조하면, 제1 디펙 부위(252)를 갖는 제2 단결정 박막(250)을 형성한 후, 제1 디펙 부위(252) 상에 제1 보호막(260)을 형성한다. 또한, 제1 보호막(260)을 형성한 후, 제1 보호막(260)의 상부 표면에 단차가 발생한 경우에는 평탄화 공정을 수행하여 상기 단차를 제거하는 것이 바람직하다.
예를 들어, 제1 보호막(260)은 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함한다. 본 발명의 일 실시예에서, 제1 보호막(260)은 실리콘에 대한 게르마늄의 비율이 5 내지 20 퍼센트 정도 된다. 이와 달리, 제1 보호막(260)은 반도체 공정의 종류 및 반도체 장치의 크기 등에 따라, 실 리콘에 대한 게르마늄의 비율은 다양하게 변경될 수 있다. 따라서, 제1 보호막(260)은 제1 디펙 부위(252)가 제2 단결정 박막(250)의 상부에 형성되는 복수의 박막들에 전사되는 것을 방지할 수 있다. 나아가, 제1 보호막(260)이 형성됨으로써 제1 디펙 부위(252)가 상부의 박막들에 전사되는 것을 방지하여 전체적인 전기적 신뢰도를 향상시킬 수 있다.
한편, 제2 단결정 박막(250)의 실리콘을 이용하여 에피택시얼 실리콘을 성장시키고 게르마늄 가스를 공급하여 에피택시얼 실리콘과 게르마늄 가스가 결합함으로써 제1 보호막(260)을 형성한다. 이와 달리, 제1 보호막(260)은 다른 공정 및 방법에 의하여 형성할 수 있다. 따라서, 제1 보호막(260)을 앞에서 언급한 단결정 박막들과 동일한 설비 내에서 형성할 수 있다. 이에 따라, 반도체 장치의 제조 공정 전체의 공정 효율이 향상되며, 제조 비용이 감소된다.
도 7을 참조하면, 제1 보호막(260)을 형성한 후, 제1 보호막(260) 상에 제3 단결정 박막(270)을 형성한다. 예를 들어, 제3 단결정 박막(270)은 일반적으로 화상기상증착(chemical vapor deposition : CVD) 공정을 통하여 형성한다. 또한, 제3 단결정 박막(270)을 형성한 후, 제3 단결정 박막(270)의 상부 표면에 단차가 발생한 경우에는 평탄화 공정을 수행하여 상기 단차를 제거하는 것이 바람직하다.
예를 들어, 제3 단결정 박막(270)의 두께는 4500Å 내지 5500Å 정도의 두께를 가진다. 이와 달리, 제3 단결정 박막(270)은 다양한 정도의 두께를 가질 수 있다. 한편, 제3 단결정 박막(270)의 두께는 제2 단결정 박막(250)의 두께보다 더 두껍게 형성된다. 이는 LEG 공정의 특성상, 제2 단결정 박막(250)의 두께에 일정 한 계에 있기 때문이다. 또한, 제3 단결정 박막(270)의 상에 게이트 패턴, 금속 배선, 로직 소자 등의 반도체 구조물을 형성하기 위함이다.
도시되지는 않았지만, 본 발명의 일 실시예에 따르면 제1 절연막 패턴(220)을 형성하기 전, 제1 단결정 박막(210) 상에 모스 트랜지스터를 형성한다. 예를 들어, 제1 단결정 박막(210) 상에 게이트 절연막 및 게이트 도전막을 포함하는 게이트 패턴을 형성한다. 또한, 게이트 패턴의 양 측벽과 접하는 제1 단결정 박막(210)의 표면 아래에 소스/드레인을 형성한다. 나아가, 게이트 패턴의 양 측벽에 스페이서를 형성할 수 있다. 이와 달리, 제1 단결정 박막(210) 상에 비트 라인, 워드 라인 등의 금속 배선이 형성될 수 있다.
도 8을 참조하면, 반도체 장치(100)는 제3 단결정 박막(270) 상에 앞에서 언급한 공정과 동일한 공정을 통하여 상부 구조물을 형성할 수 있다.
구체적으로, 제3 단결정 박막(270) 상에 제1 절연막 패턴(220)과 동일한 제2 절연막 패턴(280)을 형성한다. 제2 절연막 패턴(280)은 제3 단결정 박막(270)의 표면을 부분적으로 노출시키는 개구부를 갖는다.
제2 절연막 패턴(280)을 형성한 후, 선택적 에피택시얼 성장을 수행한다. 이에, 개구부에 의해 노출된 제3 단결정 박막(270)의 표면으로부터 제3 단결정 박막(270)과 실질적으로 동일한 결정 구조를 갖는 제2 시드 박막(290)이 형성된다.
제2 절연막 패턴(280) 및 제2 시드 박막(290)을 포함하는 결과물 상에 제2 비-단결정 박막을 형성한다.
이어서, 제2 비-단결정 박막에 레이져 빔을 조사하여 제2 비-단결정 박막을 상변화시켜, 제2 시드 박막(290)과 동일한 결정 구조를 갖는 제4 단결정 박막(300)을 형성한다. 한편, 제4 단결정 박막(300)을 형성할 때, 성장 프런트가 만나는 지점에 제2 디펙 부위(302)가 발생한다.
제4 단결정 박막(300)을 형성한 후, 제4 단결정 박막(300) 상에 제2 보호막(310)을 형성한다. 제2 보호막(310)은 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함한다. 따라서, 제2 보호막(310)은 제2 디펙 부위(302)가 상부로 전사되는 것을 방지하여 전체적인 전기적 신뢰도를 향상시킬 수 있다. 또한, 제2 보호막(310)은 하부에 형성된 제4 단결정 박막(300)를 이용하여 에피택시얼 성장되므로, 동일한 설비 내에서 공정이 진행된다. 따라서, 전체적인 공정 효율이 향상되고, 제조 시간 및 비용이 감소된다.
제2 보호막(310)을 형성한 후, 제4 단결정 박막(300)의 두께보다 더 두꺼운 제5 단결정 박막(320)을 형성한다. 제5 단결정 박막(320)의 상부에는 별도의 반도체 구조물이 형성될 수 있다.
이와 같은 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 반도체 장치는 LEG 공정에 의하여 형성된 단결정 박막 상에 형성된 보호막을 포함한다. 보호막은 단결정 박막에 발생하는 디펙 부위를 커버한다. 따라서, 보호막이 디펙 부위의 전사를 방지하여 전기적 신뢰도를 향상시킬 수 있다.
또한, 보호막이 실리콘-게르마늄 박막 등을 포함하는 경우, 다른 단결정 박막과 동일한 설비 내에서 형성된다. 따라서, 전체적인 공정의 효율이 향상되며, 제 조 시간 및 비용이 감소된다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 제1 단결정 박막;
    상기 제1 단결정 박막 상에 형성되고, 상기 제1 단결정 박막의 표면을 부분적으로 노출시키는 개구부를 갖는 제1 절연막 패턴;
    상기 개구부 내에 충분하게 매립된 구조로 형성되고, 상기 제1 단결정 박막과 동일한 결정 구조를 갖도록 선택적 에피택시얼 성장에 의해 수득한 제1 시드 박막;
    상기 제1 시드 박막을 포함하는 결과물 상에 형성되고, 비-단결정 박막에 레이져 빔이 조사될 때 상기 제1 시드 박막이 시드로 작용하여 상기 제1 시드 박막과 동일한 결정 구조를 갖도록 변환시켜 수득한 제2 단결정 박막;
    상기 제2 단결정 박막을 수득할 때 발생하는 디펙 부위를 커버하면서 상기 제2 단결정 박막 상에 형성된 제1 보호막; 및
    상기 제1 보호막 상에 형성된 제3 단결정 박막을 포함하는 반도체 장치.
  2. 제1 항에 있어서, 상기 제1 단결정 박막은 단결정 기판 또는 단결정 실리콘-온-인슐레이터 기판을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2 항에 있어서, 상기 단결정 기판은 단결정 실리콘, 단결정 게르마늄 또는 단결정 실리콘-게르마늄을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서, 상기 제1 보호막은 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서, 상기 제3 단결정 박막의 두께는 상기 제2 단결정 박막의 두께보다 더 두꺼운 것을 특징으로 하는 반도체 장치.
  6. 제1 항에 있어서, 상기 제1 단결정 박막 상에 형성되는 게이트 절연막 패턴 및 상기 게이트 절연막 패턴 상에 형성되는 게이트 도전막 패턴을 포함하는 게이트 패턴; 및
    상기 게이트 패턴의 양 측벽과 접하는 상기 제1 단결정 박막의 표면 아래에 형성된 소스/드레인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 제3 단결정 박막 상에 상기 제1 절연막 패턴과 동일한 제2 내지 제m 절연막 패턴, 상기 제1 시드 박막과 동일한 제2 내지 제m 시드 박막(m은 3이상의 자연수), 제2 단결정 박막과 동일한 제4 내지 제n 단결정 박막(n은 6이상의 짝수), 제1 보호막과 동일한 제2 내지 제o 보호막(o는 3이상의 자연수) 및 제3 단결정 박막과 동일한 제5 내지 제p 단결정 박막(p는 7이상의 홀수)이 서로 반복하여 적층되는 것을 특징으로 하는 반도체 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7 항에 있어서, 상기 제5 내지 제p 단결정 박막(p는 7이상의 홀수)의 두께는 상기 제4 내지 제n 단결정 박막(n은 6이상의 짝수)의 두께보다 더 두꺼운 것을 특징으로 하는 반도체 장치.
  10. 제1 단결정 박막 상에 상기 제1 단결정 박막의 표면을 부분적으로 노출시키는 개구부를 갖는 제1 절연막 패턴을 형성하는 단계;
    상기 제1 단결정 박막과 동일한 결정 구조를 갖도록 선택적 에피택시얼 성장에 의해 제1 시드 박막을 상기 개구부 내에 충분하게 매립되는 구조로 형성하는 단계;
    상기 제1 시드 박막을 포함하는 결과물 상에 비-단결정 박막을 형성하는 단계;
    상기 비-단결정 박막에 레이져 빔을 조사하여 상기 비-단결정 박막을 상변화시킬 때 상기 제1 시드 박막의 결정 구조가 시드로 작용함으로써 상기 비-단결정 박막을 상기 제1 시드 박막과 동일한 결정 구조를 갖는 제2 단결정 박막으로 형성하는 단계;
    상기 제2 단결정 박막을 수득할 때 발생하는 디펙 부위를 커버하도록 상기 제2 단결정 박막 상에 제1 보호막을 형성하는 단계; 및
    상기 제1 보호막 상에 제3 단결정 박막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 제1 보호막은 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 제3 단결정 박막을 상기 제2 단결정 박막보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제10 항에 있어서, 상기 제1 절연막 패턴을 형성하는 단계 이전에,
    상기 제1 단결정 박막 상에 게이트 절연막 패턴 및 게이트 도전막 패턴을 포함하는 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴의 양 측벽과 접하는 상기 제1 단결정 박막의 표면 아래에 소스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13 항에 있어서, 상기 게이트 패턴의 양 측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제10 항에 있어서, 상기 제1 시드 박막이 상기 개구부의 입구 부위보다 높게 형성될 경우, 상기 개구부의 입구 부위가 노출될 때까지 상기 제1 시드 박막을 연마하는 단계를 더 포함하는 것을 특징으로 반도체 장치의 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 제3 단결정 박막 상에 상기 제1 절연막 패턴과 동일한 제2 내지 제m 절연막 패턴, 상기 제1 시드 박막과 동일한 제2 내지 제m 시드 박막(m은 3이상의 자연수), 제2 단결정 박막과 동일한 제4 내지 제n 단결정 박막(n은 6이상의 짝수), 제1 보호막과 동일한 제2 내지 제o 보호막(o는 3이상의 자연수) 및 제3 단결정 박막과 동일한 제5 내지 제p 단결정 박막(p는 7이상의 홀수)을 서로 반복하여 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16 항에 있어서, 상기 제2 내지 제o 보호막(o는 3이상의 자연수)은 실리콘-게르마늄 박막, 실리콘-카본 박막 또는 실리콘-게르마늄-카본 박막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제16 항에 있어서, 상기 제5 내지 제p 단결정 박막(p는 7이상의 홀수)의 두께를 상기 제4 내지 제n 단결정 박막(n은 6이상의 짝수)의 두께보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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