KR100792066B1 - 반도체 웨이퍼의 평탄화 가공방법 - Google Patents

반도체 웨이퍼의 평탄화 가공방법 Download PDF

Info

Publication number
KR100792066B1
KR100792066B1 KR1020010043441A KR20010043441A KR100792066B1 KR 100792066 B1 KR100792066 B1 KR 100792066B1 KR 1020010043441 A KR1020010043441 A KR 1020010043441A KR 20010043441 A KR20010043441 A KR 20010043441A KR 100792066 B1 KR100792066 B1 KR 100792066B1
Authority
KR
South Korea
Prior art keywords
polishing
abrasive grains
dispersant
semiconductor device
manufacturing
Prior art date
Application number
KR1020010043441A
Other languages
English (en)
Other versions
KR20020010484A (ko
Inventor
야스이칸
카타기리소우이치
나가사와마사유키
야마구치우이
카와무라요시오
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20020010484A publication Critical patent/KR20020010484A/ko
Application granted granted Critical
Publication of KR100792066B1 publication Critical patent/KR100792066B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

반도체장치의 제조공정에 있어서, 평탄화성능이 높고, 또 연마량 균일성과 제어성에서 우수한 웨이퍼 표면패턴의 평탄화 가공을 행한다.
적어도 2종의 다른 박막이 노출되는 반도체웨이퍼를, 지석과, 분산제를 첨가한 가공액을 이용하여 연마에 의해 평탄화한다.
지석을 이용한 가공에 있어서, 분산제를 첨가함으로써, 막종류에 따른 연마선택비가 향상되고, 높은 평탄화성능과, 양호한 가공량 균일성을 얻을 수 있다. 또, 가공의 안정성, 제어성이 향상된다. 연마속도가 향상되고 처리량이 증가하기 때문에, 제조시간과 코스트를 저감할 수 있다. 특히, 종래 이율배반성의 관게에 있던 평탄화성능과 균일성을 양립할 수 있기 때문에, 천구(淺構)소자 분리공정 등의 고정밀도의 평탄화공정을 간이화하여, 코스트를 저감할 수 있다.
지립, 지석, 연마, 웨이퍼, 평탄화, 선택성, 천구소자.

Description

반도체 웨이퍼의 평탄화 가공방법{REMOVAL METHOD FOR PLANARIZING THE SEMICONDUCTOR WAFER}
도 1은 지석을 이용한 평탄화 가공법 및 본 발명의 실시예의 설명도,
도 2는 평탄화를 행하지 않는 경우의 배선공정의 설명도,
도 3은 평탄화를 행하는 경우의 배선공정의 설명도,
도 4는 종래기술을 이용한 천구소자 분리공정의 설명도(전반),
도 5는 종래기술을 이용한 천구소자 분리공정의 설명도(후반),
도 6은 화학기계연마법(CMP)을 설명하는 도면,
도 7은 실시예로서 분산제의 연마속도 향상효과를 나타내는 도면,
도 8은 실시예로서 분산제의 선택비 향상효과를 나타내는 도면,
도 9는 실시예로서 분산제의 연마량 균일성 향상효과를 나타내는 도면,
도 10은 본 발명을 적용하여 간소화한 천구소자 분리공정의 설명도,
도 11은 분산제의 역할에 대한 설명도이다.
<도면 부호의 간단한 설명>
1 ... 웨이퍼기판 2, 4 ... 절연막
3 ... 배선층 5 ... 금속알루미늄층
6 ... 포토레지스트층 7 ... 스텝퍼(stepper)
8 ... 레지스트층의 볼록부 9 ... 평탄화의 목표레벨
11 ... 연마패드 12 ... 회전테이블
13 ... 바킹패드(backing pad) 14 ... 웨이퍼홀더
15 ... 연마슬러리 16 ... 지석
17 ... 가공액 공급구 18 ... 가공액
19 ... 교반기 20 ... 가공액 공급유닛
21 ... 순수 공급구 22 ... 분산제 공급구
23 ... 지립(고정지립) 24 ... 수지
25 ... 지석표면위치 26 ... 기공
27 ... 지립(유리지립) 28 ... 응집지립
29 ... 분산제분자 40 ... 천구(淺溝)
41 ... 질화막 42 ... 트랜지스터
43 ... 소자형성영역 44 ... 얇은 산화막
45 ... 드라이에칭의 목표라인
본 발명은 반도체장치의 제조공정에 이용되는 연마에 의한 웨이퍼 표면 패턴의 평탄화 기술에 있어서, 평탄성, 균일성이 우수하고 고능율로 가공마진이 큰 가공을 행하기 위해, 연마가공구로서 지석과 첨가제가 들어간 가공액을 이용한 평탄 화 가공방법에 관한 것이다.
반도체제조공정은 많은 프로세스처리공정으로 이루어지지만, 연마에 의한 웨이퍼 평탄화가 필요한 공정으로서, 배선공정과, 천구소자(淺構素子) 분리공정에 대하여 도 2~도 5를 이용하여 설명한다.
먼저 배선공정에 대해 서술한다. 도 2(a)는 1층째의 배선이 형성되어 있는 웨이퍼의 단면도를 나타낸다. 트랜지스터가 형성되어 있는 웨이퍼 기판(1)의 표면에는 절연막(2)이 형성되어 있고, 그 위에 알루미늄 등의 배선층(3)이 설치되어 있다. 트랜지스터와의 접합을 얻기위해 절연막(2)에 구멍이 트여져 있으므로, 배선층의 그 부분(3')은 다소 오목해져 있다. 도 2(b)에 나타낸 2층째의 배선공정에서는, 1층째의 위에 절연막(4), 금속알루미늄층(5)을 형성하고, 다시, 이 알루미늄층을 배선패턴화하기 위해 노광용 포토레지스트층(6)을 부착한다. 다음으로, 도 2(c)에 나타낸 바와 같이, 스텝퍼(stepper)(7)를 이용하여 배선패턴을 상기 포토레지스트(6)상에 노광전사한다. 이 때, 포토레지스트층(6)의 표면의 오목부와 볼록부(8)의 단차(段差)에 의해 양자에 동시에 초점이 맞지 않게 되어, 해상불량이라고 하는 중대한 장애가 된다.
상기의 문제를 해소하기 위해, 후술하는 웨이퍼 표면의 평탄화 가공을 행한다. 도 3(a)의 1층째의 처리공정의 다음에, 도 3(b)에 나타낸 바와 같이, 절연층(4)을 형성한 후, 도면 중 9의 레벨까지 평탄하게 되도록 후술하는 방법에 의하여 연마가공에 의해 평탄화하여, 도 3(c)의 상태를 얻는다. 그 후 금속알루미늄층(5)과 포토레지스트층(6)을 형성하고, 도 3(d)와 같이 스텝퍼로 노광한다. 이 상태에서는 레지스트표면이 평탄하므로 상기 해상불량의 문제는 생기지 않는다.
마찬가지로, 천구소자 분리공정에 대해 도 4, 도 5를 이용하여 설명한다. 천구소자분리는 실리콘기판의 천구에 절연막을 묻어버림으로써 기판상의 소자간에 절연을 행하는 것을 목적으로 한다. 도 4(a)는 얇은 열산화막(44)과 질화규소막(41)을 퇴적한 후에, 드라이에칭에 의해 상부의 막과 함께 하지의 실리콘기판까지 천구(40)를 형성한 단계이다. 그 후, (b)에 나타낸 바와 같이, CVD법에 의해 절연막(2)을 홈내에 묻어버린다. 이어서, (c)에 나타낸 바와 같이, 포토레지스트층(6)을 설치한다. 이것을 앞의 천구를 형성한 마스크의 양과 음을 반전한 마스크(반전마스크에 의해 리소그래피를 행하고, (d)에 나타낸 바와 같이, 홈부에만 포토레지스트(6)를 남긴다. 이 포토레지스트(6)를 마스크에 드라이에칭에 의해 절연막(2)을 소정의 위치(45)까지 제거하면 도 5(e)에 나타낸 형상으로 된다. 여기서, 후에 나타내는 평탄화 연마를 행하는 목표레벨(9)까지 절연막을 제거한다. 최종적으로, 질화규소막(41)상의 절연막(2)이 전부 제거되기까지 연마를 행하면, (f)의 상태로 된다. (f)에서는 질화규소막(41)이 완전히 노출되고, 절연막(2)은 천구내에만 남는다. 그 후의 공정에서, 질화규소막(41)을 제거한 부분에 트랜지스터(42) 등의 소자를 형성한다. 이들 소자의 특성을 열화(劣化)시키지 않기위해, (e)에서는 질화규소막(41)과 천구내의 절연막(2)의 잔막 두께는 매우 엄한 수준으로 관리할 필요가 있다. 이 기준을 만족시키기 위해, 상기 (b)의 단계에서 직접 연마를 행하지 않고, (c)~(e)의 연마부하를 경감하는 공정을 추가하고 있다.
다음으로, 상술한 공정에 이용하는 평탄화 가공방법을 설명한다. 도 6은 가 장 일반적으로 이용되고 있는 CMP(화학기계연마) 가공방법을 나타낸다. 연마패드(11)를 정반(定盤)상(12)에 첩부(貼付)하여 회전시킨다. 이 연마패드는, 예컨대 발포우레탄수지를 얇은 시트모양으로 슬라이스한 것이다. 다른 한편, 가공해야 할 웨이퍼(1)는 탄성이 있는 바킹패드(Backing Pad)(13)를 통해 웨이퍼 홀더(14)에 고정한다. 이 웨이퍼 홀더(14)를 회전시키면서 연마패드(11) 표면에 하중을 주고, 또 연마패드(11)의 위에 지립을 포함하는 가공액인 연마슬러리(Polishing slurry)(15)를 공급하여 웨이퍼 표면의 절연막(4)의 볼록부를 평탄화한다.
상기 CMP 가공법에 비해 보다 평탄화성능에서 우수한 가공기술로서, 특허출원 PCT/JP95/01814에 나타난 지석을 이용한 평탄화기술이 있다. 도 1에, 지석을 이용한 평탄화 가공방법을 나타낸다. 기본적인 장치의 구성은 상기 연마패드를 이용하는 CMP(화학기계연마) 연마기술과 같지만, 연마패드 대신에 회전하는 정반(12)상에 산화세륨 등의 지립을 포함하는 지석(16)을 취부하는 점이 특징이다. 또, 가공액(18)으로서 CMP에서 이용하는 퓸드실리카(Fumed silica) 등의 대신에, 지립을 포함하지 않는 순수를 공급하는 것만으로 가공이 가능하다. 이 방법은 패턴 단차를 평탄화하는 능력에서 우수하고, 종래에는 곤란했던 폭 수mm이상이 넘는 큰 패턴을 완전히 평탄화할 수 있다. 지립의 이용효율이 낮고 고가인 연마슬러리 대신에, 지립의 이용효율이 높은 지석을 이용함으로써 가공코스트도 저하한다. 지석의 채용에 의해 염려되는 연마긁힘(Scratch)의 발생은, 일반적인 지석의 지립에 비해 한자릿수 이상이나 미세한 지립을 이용함으로써, 육안으로는 관찰 불가능한 정도로 미소 한 연마긁힘까지도 방지할 수 있다. 구체적으로는 평균 입경이 0.2~0.3㎛이고, 최대 입경이 2㎛, 바람직하게는 1㎛이하로 전체수의 99%의 지립이 포함되는 초미세지립을 이용한다. 지립의 미세화에 의해 연마속도가 저하하는 경우가 있지만, 특개2000-173955에 개시된 첨가제의 병용을 행하면, 지석으로부터 적극적으로 지립을 유탈시켜 연마속도를 향상시킬 수 있다.
앞서 기술한 CMP 가공법 및 지석을 이용한 가공법의 과제에 대하여, 순서대로 설명한다.
먼저, CMP(화학기계연마) 가공법에서는, 연마패드의 탄성율이 높지 않기 때문에 평탄화의 능력이 부족하다. 연마패드는 가공시에 웨이퍼 표면의 볼록부만이 아니라 오목부에도 접촉, 하중을 주기 때문에, 평탄화 가능한 패턴의 최대 크기는 폭 수mm까지이고, DRAM 등에 보여지는 cm체제의 패턴을 충분히 평탄화하는 것은 어렵다. 같은 이유에서 천구소자 분리공정에 있어서도, 부드러운 연마패드가 천구중의 절연막을 과잉으로 연마제거하는 현상(Dishing)이 발생하여, 소자의 특성을 악화시킨다. 이 대책으로서, 반전마스크를 이용하여 리소그래피를 행하고 미리 볼록부를 드라이에칭 제거하여, 연마의 부하를 경감하는 프로세스가 일반적으로 채용되고 있지만, 공정이 증가하는데다가 아직 평탄화 성능은 충분하지 않다. 또, CMP에 이용하는 연마슬러리는 산ㆍ알카리를 포함하는 경우가 많아서 취급에 특별한 주의가 필요하다는 것과, 슬러리 중의 지립이 비산하기 쉬워서 청정실(clean room)내의 이물 증가를 초래하기 쉽다고 하는 과제가 있다.
상기 CMP의 과제를 해결하는 방법으로서, 연마패드와 슬러리에 대신하여 지석을 이용하는 가공방법이 제안되었다. 지석의 탄성율은 연마패드에 비해 약 한자릿수 높기 때문에, 상기 평탄화 성능 부족의 문제를 해결할 수 있다. 배선공정에 있어서는 cm체제의 넓은 볼록부를 평탄화할 수 있고, 소자분리공정에 있어서는 반전마스크를 사용하지 않고도 충분히 디싱(Dishing)이 적은 가공이 가능한 정도로 평탄화성능이 높다. 또 슬러리를 이용하지 않기 때문에 취급이 용이하고, 또 지립의 비산에 의한 이물증가도 억제할 수 있다. 그러나, 지석을 이용한 경우에는 역으로 다음에 기술하는 과제가 발생한다.
지석을 이용한 가공법의 과제는, 평탄화성능과 균일성의 이율배반성(trade-off)에 있다. 일반적으로 연마패드에서 지석과 가공구의 탄성율을 높이는 만큼 볼록부를 평탄화하는 성능은 높아지지만, 역으로 웨이퍼면내에서의 가공량의 균일성은 악화된다. 이것은 지석과 같이 탄성율이 높은 가공구일수록 미소한 압력차가 있는 볼록부를 선택적으로 제거하는 성질이 있어서, 기판의 미소한 요철이나 가공시의 가압력의 불균일의 영향을 받기 쉽기 때문이다.
이상에 열거한 바와 같이 CMP에 있어서는 평탄화성능의 부족이, 지석을 이용한 가공법에서는 균일성의 부족이, 각각 해결되지 않는다.
또한, 공통의 과제로서, 천구소자 분리공정의 가공종료시의 가공마진 부족이 있다. 도 4, 도 5에 나타낸 천구소자 분리공정에서는, 매우 세밀한 소자형성영역을 보호하는 질화막(41)의 잔막 두께와, 소자분리용의 천구(40)의 잔막 두게를 양호한 정밀도로 제어할 필요가 있다. 가공이 불충분하면, 질화막상의 절연막 잔여나, 천 구로부터 돌출한 잉여의 절연막이 소자특성을 악화시킨다. 가공과잉의 경우에는 소자형성영역의 파괴나 천구소자 분리부의 절연불량이 발생한다. 이상적으로는 질화막(40)의 표면이 웨이퍼상의 모든 장소에서 완전히 노출된 시점에서 연마를 종료하고 싶다. 그러나, 현실적으로는 웨이퍼 전면(全面)에서 적당한 연마량으로 되는 시간은 짧아서, 어떠한 수단에 의한 종점의 검출도 용이하지 않다. 이 과제의 해결을 목적으로 하여 특개평9-208933에 개시된 기술로서, CMP기술에 있어서 질화규소 미분말과 산을 연마제로 하여, 이산화규소막과 질화규소막의 연마선택비를 증가시키는 방법이 있다. 그러나, CMP법의 결점으로서 연마패드를 이용하기 때문에 패드의 탄성율이 낮아서, 높은 평탄화성능을 얻을 수 없는 점이 과제로서 남는다. 예컨대, 천구소자 분리공정에서는, 고선택비에서도, 부드러운 연마패드는 천구 중앙부에 보다 강하게 접촉하여, 천구 중앙의 피가공막을 과연마하는 디싱을 피할 수 없다. 또, 산을 이용하기 때문에 금속막이 존재하는 경우나, 장치의 부식대책에 주의가 필요하다,
상기 과제를 해결하기 위한 수단으로서, 지석을 이용한 웨이퍼 표면 패턴의 평탄화 가공법에 있어서, 분산제를 가공액에 첨가한다.
여기서, 적당한 분산제로서는 몇가지 타입이 있지만, 가장 효과적인 것은, 계면활성제와 같이, 가공액과 지립이나 피가공물과의 계면에 집중, 작용하는 타입이다. 이 종류의 분산제는 지립과 가공액과의 계면에 집중하고, 전기적인 반발력, 또는 분자형상에서 오는 입체장해작용(立體障害作用)에 의해 지립동사(砥粒同士)의 응집을 방지하여 분산성을 높인다. 또, 친수기(親水基), 소수기(疎水基)의 조합에 의해서는 대상에 선택적으로 흡착하여, 선택적인 작용을 가져온다. 계면에 집중하여 존재하기 때문에 미량의 사용으로도 효과를 얻을 수 있다. 다만, 통상의 계면활성제에는 반도체 디바이스에 영향을 주는 나트륨 등의 알카리금속을 포함하는 것이 많아서, 이들은 적합하지 않다. 또, 불순물로서 중금속을 포함하는 것도 사용할 수 없다. 또한, 공장에서의 양산에 이용하는 것이므로, 안전성, 환경에 대한 영향에도 배려한 것이 요망된다. 상기 제약을 충족하고, 또 지립인 무기산화물 미립자의 분산성이 양호한 분산제로서, 폴리카르본산염으로 분류되는 분산제를 들 수 있다. 반도체에 대한 영향을 고려하여, 일반적인 나트륨염이 없고, 암모늄염인 것이 적합하다. 특히 폴리카르본산 중에도 폴리아크릴산 암모늄이 적합하다.
폴리아크릴산 암모늄이 특히 유효한 것은, 원료지립이 무기미립자인 지석을 이용하는 경우이다. 구체적으로는, 산화세륨, 산화알루미늄, 실리카, 산화질코늄, 산화망간, 산화티탄, 산화마그네슘, 또는 이들의 혼합물로 이루어지는 무기미립자를 지립으로 하면 높은 분산효과를 가지기 때문에, 높은 연마속도와 고품질의 가공면이 얻어진다. 또, 폴리아크릴산 암모늄은 질화규소막과 산화규소막으로의 부착성이 달라서, 결과적으로 2종의 피가공막에 대한 가공속도 선택비를 향상시킨다.
그 외에, 지립을 분산시키는 효과, 또는 피가공막에 선택적으로 흡착하는 성질이 있으면, 본 발명의 분산제로서 적용 가능하다. 지립의 표면전위를 변화시키는 분산제는, 각 지립간에 반발력을 작용시켜 분산성을 높인다. 동시에, 피가공막 표면에 분산제가 선택흡착함으로써 막의 종류마다 표면전위(제타전위(Zeta potential)가 지표로 된다)를 변화시켜, 가공선택비의 변화를 가져온다. 가공액의 pH를 알카리성으로 하는 것은, 막표면과 지립표면의 제타전위를 동극성으로 하여 반발력을 작용시켜, 분산성을 높이는 데에 유효하다. 이 때문에 암모늄 또는 암모늄염의 첨가는 유효하다. 마찬가지로, 지립과 가공액의 계면에 작용하여 제타전위를 변화시키는 효과를 가지는 계면활성제류는, 본 발명의 분산제로서 효과가 있다.
상기 폴리아크릴산 암모늄 이외에도, 폴리아크릴산 암모늄이 속하는 폴리카르본산염류는 지립의 분산이나 피가공막으로의 선택적 흡착효과가 있어서, 본 발명의 분산제로 적합하다. 특히, 아크릴산, 말레산(Maleic acid)을 베이스로 한 폴리카르본산염은 분사제로서 효과를 가진다. 폴리카르본산염 이외에는, 폴리옥시에틸렌반도체, 축합인산염, 리그닌술폰산염, 방향족술폰산염 포르말린축합물이나, 알킬아민 등의 분산제도 유효하다.
상기 분산제의 첨가는, 반도체용으로 특히 미세한 지립을 원료로 한 지석에 있어서 현저한 효과가 있다. 특히, 지석을 구성하는 지립의 평균 입경이 0.2~0.3㎛이고, 전제 수의 99% 이상이 최대 입경 1㎛이하인 것에 효과가 있다.
또, 지립의 입경측정방법은, 입경이 미세한 것을 고려하여 레이저 산란법 및 전자현미경측정을 이용한다. 레이저 산란법은 다수의 입자를 측정하기 때문에 통계오차는 적지만, 비구형(非球形)의 입자나 약한 응집입자에 대해서 측정오차가 생긴다. 역으로 전자현미경측정은 입자형상이나 응집에 의한 오차는 보정할 수 있지만, 측정입자수가 적어 통계오차를 포함한다. 본 발명에 의한 효과가 얻어지는 지립의 입경은, 전자현미경측정으로는, 입자수 평균의 입경이 0.1~0.4㎛이고, 99%이상의 입자가 1㎛이하로 된다. 또, 이 때, 입자형상이 구형이 아닌 경우는 (최장지름+최단지름)/2를 입경으로 생각한다. 레이저 산란측정으로는, 측정장치나 시료의 전(前)처리에 의존하여 응집이 발생하는 경우가 있고, 그 경우에는 1㎛이상의 입자가 다수 존재하든가와 같은 결과가 얻어지기 때문에 주의가 필요하게 된다. 전처리에 기인하는 응집발생이 없으면, 레이저 산란측정으로는, 입자수 평균으로 0.2~0.3㎛, 99.9%이상의 입자가 1㎛이하인 지립에서 본 발명의 효과가 얻어진다.
상기 이외의 지립으로도, 지립의 경도나 가공대상의 막종류와 공정에 따라, 입경이 다른 범위의 것을 사용하여도 좋다. 입자수 평균의 입경이 0.05~0.5㎛이면 효과가 있고, 바람직한 범위는 0.1~0.4㎛에 있다. 또, 최대 입경(99% 또는 99.9%의 입자의 최대지름)으로는 응집을 제외하고 2㎛이하, 바람직하게는 1㎛이하가 좋다. 입경의 최소값에는 원리상의 제한은 없지만, 실용상은 0.001㎛이상의 것을 이용한다.
이하, 본 발명의 실시예를 설명한다. 장치의 기본적 구성을 도 1을 이용하여 설명한다. 장치는, 지석(16), 지석이 접착되고 회전운동을 하는 연마정반(12), 웨이퍼홀더(14), 가공액 공급유닛(20)으로 이루어진다. 지석(16), 연마정반(12)은 각각 도시하지 않은 모터에 의해 회전운동을 한다. 웨이퍼(1)는 웨이퍼홀더(14)에 의해 지석(16)에 대해 표면을 향한 상태로 유지된다. 가공중의 웨이퍼는 이면을 균등하게 가압시켜 지석(16)에 눌려지게 한다. 지석(16)과 웨이퍼홀더(14)는 가공중 회전운동을 하지만, 양자의 회전수는 거의 같게 되도록 설정되어 있고, 웨이퍼홀더(14)에 유지되어 있는 웨이퍼(1)는 웨이퍼상의 임의의 점에서 지석에 대 한 상대속도가 거의 같아서, 웨이퍼 전면이 균일하게 연마된다. 지석을 구성하는 지립은, 연마긁힘이 발생하기 어렵게 높은 연마속도가 얻어지는 것과 분산제의 첨가에 의해 선택비를 향상시키기 쉬운 것으로부터 산화세륨을 선택했다.
가공액(18)으로서 본 발명에서는 순수에 분산제를 첨가한 액을 이용한다. 가공액 공급유닛(20)에서, 순수와 분산제는 순수 공급구(21)와 분산제 공급구(22)에서 각각 공급되고, 교반기(攪拌器)(19)에 의해 교반된 후에, 가공액 공급구(17)를 통해 지석(16)상에 공급된다. 본 실시예에서는, 분산제는 가공장치에 설치된 가공액 공급유닛 안에서 순수와 혼합하였지만, 미리 분산제를 혼합한 가공액을 사용하여도 좋다.
본 실시예에서는, 분산제로서 폴리카르본산염 중에서 특히 폴리아크릴산 암모늄을 사용하였다. 도 7에 폴리아크릴산 암모늄을 이용한 경우의 이산화규소막의 연마속도를 나타내었다. 횡축은 폴리아크릴산 암모늄의 첨가량을 고형분중량%로 나타내고, 종축은 연마속도의 상대값을 나타내고 있다. 최적의 첨가량은 지석의 종류(지립, 입경, 결합제수지종류, 기공지름) 및 폴리아크릴산 암모늄의 분자량에도 의존하지만, 0.05중량%에서 5중량%의 사이에 있다. 고형분중량비 1%에서 분자량 1만의 폴리아크릴산 암모늄의 첨가에 의해 이산화규소막의 연마속도는 무첨가시에 비해 10배정도 증가한다.
폴리아크릴산 암모늄은, 분자량에 따라서도 연마속도 향상의 효과가 나타나는 첨가량이 다르다. 도 7의 흑점이 분자량 약 1만에서 저점도 폴리아크릴산 암모늄을 첨가한 때의 연마속도이고, 백점이 분자량 약 14만의 고점도 폴리아크릴산 암 모늄을 첨가한 때의 연마속도이다. 어느 것의 분자량에서도 일정한 효과는 얻어지지만, 분자량 1만의 경우가 연마속도 향상의 효과가 있는 농도범위가 넓어서 바람직하다. 또, 취급성면에서도 저점도로 되는 분자량이 낮은 것이 바람직하다. 단, 분자량이 100이하에서는 흡착성이 저하하기 때문에, 분자량은 100이상이 적합하다. 또 분자량이 20만이상에서는 점도가 증가하여 응집 효과가 나타나기 때문에 20만이하가 좋다. 이 때문에, 적합한 분자량 범위는 100이상 20만이하이다. 특히, 분산효과가 높은 3000이상 4만이하의 분자량범위가 가장 적합하다.
도 8에는, 폴리아크릴산 암모늄을 이용한 경우의, 이산화규소(SiO2)막 및 질화규소(Si3N4)막의 연마속도 및 전자를 후자로 나눈 선택비를 나타내었다. 분산제의 첨가로 이산화규소막의 연마속도가 향상하는 것과 동시에 질화규소막의 연마속도가 급감하는 것의 2가지 효과에 의해, 20을 넘는 높은 연마속도 선택비를 얻을 수 있었다. 고선택비를 얻기 위해서는 고형분중량비 1%이상의 첨가가 유효하였다. 선택비가 높으면, 연마속도가 느린 막을 스토퍼(stopper)막으로 이용하여 소망의 연마량을 얻는 것이 용이하게 되어, 웨이퍼면내의 가공량 균일성의 향상도 용이하게 된다.
첨가제의 농도를 가공중에 바꾸는 것으로써, 보다 생산성을 높이는 것도 가능하게 된다. 폴리아크릴산 암모늄의 경우, 도 8의 조건에서는, 가장 연마속도가 높은 농도가 0.5%, 가장 선택비가 높은 농도가 2%로 양자에 차이가 있다. 이 때문에, 높은 연마속도를 필요로 하는 가공초기에 0.5%에서 연마하고, 연마종료에 가까운 시간에는 2%로 농도를 바꾸는 것으로 선택비를 향상시키는 스토퍼막을 이용하 여, 연마량 균일성과 연마종점의 제어성을 얻을 수 있다.
또, 피가공막이 1종뿐인 경우에 있어서도, 분산제의 첨가는 다음에 설명하는 바와 같이 가공량의 균일성을 향상시켰다. 도 9에는 분산제로서 폴리아크릴산 암모늄을 첨가한 경우와 첨가하지 않은 경우에 대해, 이산화규소막의 연마속도의 웨이퍼면내 분포를 비교한 도면을 나타낸다. 횡축은 웨이퍼 직경상의 면내위치를 나타내고, 종축은 연마속도를 나타낸다. 첨가하지 않은 경우에 웨이퍼 주변이 과연마로 되어 균일성이 나빠졌던 것이, 분산제를 첨가하면 웨이퍼 주변 부근에 이르기까지 웨이퍼면내에서 거의 균일한 연마량 분포를 얻을 수 있었다.
본 실시예에서는, 지석을 구성하는 지립에는 이산화규소막의 가공에 적합하고 분산제의 첨가로 질화규소막과의 높은 선택비를 얻을 수 있는 산화세륨 지립을 이용하였다. 이것을 수지에 의해 미세한 기공을 형성하면서 고정화하여 지석으로 하였다. 지립의 순도는 최저 99.9%이상이고, 반도체에 유해한 알카리금속류나 할로겐류의 함유량은 수 ppm이하이다. 또, 통상의 경우보다도 한자릿수이상 미세한 지립을 사용함으로써, 육안으로는 관찰 불가능한 정도로 미세하지만 반도체에는 유해한 마이크로스크래치 등의 결함발생을 방지한다. 지립의 입경은 평균이 0.2~0.3㎛이고, 전체 수의 99%이상이 최대입경 1㎛이하이다. 미세지립을 이용하는 것에 기인하는 지립응집이나 연마속도의 저하는 분산제를 첨가함으로써 억제된다. 그 결과, 결함을 억제하면서 높은 평탄화능력과 높은 연마속도, 고선택비의 양립이 가능하였다.
이어서, 상기 장치와 최적화한 가공조건을 적용한 반도체장치의 제조공정에 대해서, 도 10을 이용하여 설명한다. 여기서는, 소자분리공정에 본 발명을 적용한 실시예를 나타낸다. 도 10(a)는 얇은 열산화막(44)과 질화규소막(41)을 퇴적한 후에, 드라이에칭에 의해 상부의 막과 함께 하지의 실리콘기판까지 천구(40)를 형성한 단계이다. 후에 소자를 형성하는 액티브영역(43)은 질화막(41)에 의해 보호되고 있다. 그 후 (b)에 나타낸 바와 같이 CVD법에 의해 절연막(2)을 홈내에 묻었다. 여기서, 상기 본 발명을 적용하여, 도 10(b) 중의 9의 위치까지 평탄화하고, 질화규소막(41)을 완전하게 노출시킴과 동시에 천구(40)이외의 여분의 절연막을 제거하여, 도 10(c)의 상태로 되었다. 본 실시예에서는, (c)의 단계에서 웨이퍼면내 도처에서 질화규소막(41)을 완전히 노출시켜, 절연막(2)은 천구내에만 소정량만 남길 수 있었다. 그 후의 공정에서, (d)에 나타낸 바와 같이 질화규소막(41)을 제거한 부분에 트랜지스터(42) 등의 소자를 형성하지만, 이들 소자의 특성을 열화시키지 않기 위해서, (c)에서는 질화규소막(41)과 천구내의 절연막(2)의 잔막 두께는 매우 엄한 기준으로 관리할 필요가 있다. 종래기술에서는, 도 4, 도 5에서 설명한 바와 같이, 이 기준을 충족시키기 위해 반전마스크를 이용한 리소그래피와 드라이에칭의 공정을 필요로 하였지만, 본 발명을 적용한 결과, 이들 공정을 생략하여도 기준을 충족시킬 수 있었다. 이 이유는 지석을 이용하여 높은 평탄화성능이 얻어지는 것과 높은 연마속도 선택비에 의해 질화규소막이 연마스토퍼의 역할을 다하여 균일성이 향상한 것 및 종점가공마진의 확보가 가능하게 된 것에 의한다.
이 외, 종래기술의 항에서 설명한 배선층간의 절연막의 평탄화공정에 있어서도 본 발명을 적용할 수 있다.
본 발명에 의해 얻어지는 효과에 대하여, 주된 것인 선택비 향상과, 거기에서 파생되는 효과, 그 외의 효과로 나누어 이하에 설명한다.
먼저, 선택비의 향상효과에 대해서 설명한다. 도 8에 나타낸 바와 같이 폴리아크릴산 암모늄과 산화세륨 지립을 이용한 지석의 조합은, 이산화규소막과 질화규소막의 연마속도 선택비를 현저하게 향상시킨다. 첨가제 없이 3이하인 선택비가 첨가제에 의해 20이상으로 된다. 이것은 질화규소막이 이산화규소막에 비해 20배이상 깍기 어렵다는 것을 의미하여, 질화막을 연마스토퍼로서 이용할 수 있다. 질화막의 스토퍼효과가 있기 때문에, 과잉연마(오버연마)를 행하는 것으로 균일성을 향상시킬 수 있다. 연마가 늦어지고 있는 부분도 포함하여, 질화규소막의 표면보다 상방에 있는 웨이퍼면상의 이산화규소막 전부를 연마제거하여도, 또 질화규소막의 잔막을 충분히 확보할 수 있기 때문이다. 또한, 평탄화성능에 우수한 지석과 조합하고 있기 때문에, 오버연마중에도 소자분리의 천구부에서 디싱이라고 부르는 접시모양의 과잉연마가 발생하지 않는다. 이것은, 평탄화성능에 우수하지만 균일성이 과제였던 지석의 결점을 보완하여, 평탄화성능과 균일성의 양립이 가능하게 되는 것을 의미한다. 고도의 평탄화와 균일성의 양립은 지석과 분산제를 조합하는 것으로 비로소 얻어진 효과이다. 또, 질화막의 연마속도가 극히 낮기 때문에, 오버연마시간은 어느 정도의 여유를 가지게 해도 좋고, 가공종점을 시간관리하는 마진이 확대되는 효과가 있다.
분산제의 첨가에 의해 선택비가 변화하는 이유는, 분산제 분자가 막종류의 차이에 의해 선택흡착하기 때문이라고 생각된다(1999 Symposium on VLSI Tech., B-3). 예컨대, 계면활성제형의 분산제의 경우, 친수기와 소수기의 양쪽을 가지고, 친수기가 가공액측을 향하고, 소수기가 막측에 흡착하여 양자의 계면에 존재한다. 소수기의 성질에 의해 막표면으로의 흡착력이 다르기 때문에, 이종의 막이 혼재하는 상황하에서는 일반적으로 막에 따라 분산제의 흡착량은 다르다. 분산제가 폴리아크릴산 암모늄과 같은 고분자인 경우, 흡착한 1분자의 길이가 대단히 길기 때문에, 계면에 고분자의 두께를 가진 막이 형성되고, 분자의 흡착이 연마를 방해하는 경우가 있다. 따라서, 이들 분산제의 첨가에 의해 막마다의 연마선택비가 변화한다. 폴리아크릴산 암모늄에 한정하지 않고, 계면활성제형의 분산제, 또 고분자의 분산제, 표면제타전위를 변화시켜 흡착상태를 바꾸는 산ㆍ알카리 등의 분산제에 있어서도 선택비를 변화시키는 것이 가능하다.
상술한 선택비 향상이 가져오는 평탄화성능과 균일성의 양립에 의해, 최근 문제로 되고 있는 웨이퍼기판의 나노토폴로지에 의한 악영향을 회피할 수 있다. 나노토폴로지는 실리콘기판 자체가 가진 주기 수mm~수cm, 진폭 수십~수백nm의 기판의 요철이다(초정밀 웨이퍼 표면 제어기술, 제2절). 이 요철은 주기가 비교적 길고 진폭도 미소하기 때문에, 종래의 규격상으로는 문제가 되었다. 그러나, 고정밀도의 평탄화가 필요하게 되는 천구소자 분리공정의 연마에 있어서는, 나노토폴로지가 연마량에 전사되어 균일성이 악화된다. 대책으로서, 나노토폴로지의 저감을 추가한 규격을 설정하는 것은 가능하지만, 기판코스트가 증가한다. 본 발명을 적용하면, 질화규소막 등을 스토퍼로 함으로써 나노토폴로지에 의한 요철에 관계없이 스토퍼 막상에서 연마를 정지시킬 수 있기 때문에, 균일성 악화를 회피할 수 있다.
상술한 이종막이 혼재하는 조건뿐 아니라, 도 9에 나타낸 바와 같이 단독막 종류만의 연마의 경우에 있어서도, 분산제의 첨가는 균일성을 향상시키는 효과가 있다. 이것은 선택비 향상으로는 아니고, 유리(遊離)지립수의 안정증가라고 하는 별도의 메카니즘에 의하고 있다. 이것에 대해서는 다음에 서술한다.
이하, 도 11을 이용하여 분산제의 첨가가 유리지립수를 안정화시키는 메카니즘을 설명한다. 도 11(a)(b)는 각각, 지석의 표면을 단면방향에서 본 확대모식도이다. 지석은 지립(23), 지립을 결합하는 수지(24), 기공(26)으로 구성된다. 지립은 그 상태에 따라, 지석중에 고정된 지립(23)(고정지립)과, 지석에서 가공액 중으로 유리한 지립(27)(유리지립)으로 구별할 수 있다. 도 11(a)는 가공액으로 순수를 이용한 경우이다. 유리지립의 수는 적고, 또 다른 유리지립과 응집하여 응집지립(28)으로 되기 쉬워서, 실효적인 유리지립수가 적다.
도 11(b)에서는, 유리지립의 배출량을 증가시키기 위해, 가공액에 분산제(29)가 첨가되어 있다. 예컨대, 주된 분산제인 음이온계 계면활성제 타입의 분산제로는, 분산제분자는 지립 등의 고체표면에 흡착하고, 고체표면이 음으로 대전된 상태를 만든다. 이 전하에 의해 각 지립간이나 지립과 지석간에 반발력이 작용하기 때문에, 분산성이 향상된다. 계면활성제는 지립이나 지석과 가공액의 계면에만 집중하여 존재하기 때문에, 미량을 첨가하는 것만으로 효과가 나타난다. 분산제(29)의 작용에 의해 지석표면으로부터의 지립의 유리가 촉진됨으로써, 도 11(a)의 경우에 비해 유리지립(27)의 절대수가 증가한다. 또, 분산제에 의해 지립동사( 砥粒同士)가 응집하기 어렵게 되기 때문에, 가공에 관여하는 유리지립의 비표면적이 증대한다. 지립 비표면적의 증대는, 특히 이산화규소막을 산화세륨으로 연마하는 경우 등, 지립표면의 화학반응이 중요한 경우에 지립과 피가공막의 반응을 촉진하여, 실효적인 지립수를 증가시킨다.
유리지립농도가 낮은 경우, 연마속도는 유리지립농도에 크게 의존하기 때문에, 연마속도가 변동하기 쉽다. 이에 대해, 본 발명에 의해 분산제를 첨가하여 유리지립농도를 충분히 증가시킴으로써, 연마속도의 유리지립농도로의 의존성이 작은 영역에서 가공을 행한다. 이 때문에 연마속도가 안정화하고, 시간ㆍ공간적으로 지립농도가 변화하여도 연마속도의 변화폭이 작게 억제된다. 즉, 연마의 균일성ㆍ안정성이 향상된다. 이 메카니즘에 의해 도 9와 같이 단일종류의 막밖에 존재하지 않는 경우에서도 연마량 균일성이 향상된다.
또한, 분산제의 대부분은 계면활성기능을 가지기 때문에, 유리지립이 장치의 내벽 등에 부착하기 어렵게 되어, 청정실(clean room)의 파티클 오염의 가능성을 감소시킨다. 또, 가공후의 웨이퍼면으로의 지립부착량도 감소하여, 웨이퍼의 세정부하가 경감된다.
마지막으로 상술한 선택비 향상, 연마속도 향상에 의해 얻어지는 반도체 제조프로세스상의 효과에 대해서 설명한다. 본 발명이 가장 효과를 얻을 수 있는 공정은 실시예에 기재한 천구소자 분리공정과 같이, 이종막이 노출한 시점이 연마종점으로 되고, 또 높은 평탄화능력을 필요로 하는 공정이다. 최종적으로 노출하는 막을 스토퍼로 할 수 있도록 적절한 분산제를 선택함으로써, 평탄화능력이 높은 지 석을 이용하면서, 소정의 층에 균일성 좋게 연마를 종료할 수 있다.
구체적으로는, 실시예에 기재한 천구소자 분리공정에서 반전마스크를 이용한 에칭공정(상세하게는, 레지스트도포, 노광, 베이크, 검사, 에칭, 와싱, 세정 등 적어도 7공정으로 이루어진다)의 삭감에 의한 제조TAT, 코스트의 저감을 들 수 있다. 또한, 질화규소막과 같은 스토퍼막과의 선택비가 충분히 높기 때문에 스토퍼막의 막두께를 얇게 설계할 수 있게 된다. 이로써, 막 응력이 큰 질화막과 같은 스토퍼막이어도 이것을 박막화함으로써, 응력에서 기인하는 결함을 저감할 수 있다. 또, 평탄화성능부족을 보완하기 위해서 넓은 면적부에 배치되는 타일패턴과 같은 더미패턴도 불필요하게 되어, 설계자유도가 증대한다.

Claims (22)

  1. 지립(砥粒)과, 상기 지립을 결합, 유지하기 위한 물질로 구성되는 지석(砥石)을 이용하고, 분산제를 첨가한 가공액을 상기 지석의 표면에 공급하여, 적어도 2종의 다른 박막이 가공시간의 일부 또는 전부에서 노출하는 반도체 웨이퍼의 표면을 연마에 의해 평탄화하는 공정을 가지며,
    상기 가공액 중 분산제의 농도를 가공중에 변화시키는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 박막은, 주재료로서 이산화규소를 포함하는 막 및 주재료로서 질화규소를 포함하는 막의 적어도 2종을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 지석을 구성하는 지립으로서, 입경(粒徑)이 0.001㎛~1㎛이하인 것이 전제 수의 99%이상을 차지하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 가공액에 첨가하는 분산제로서, 계면활성제를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 가공액에 첨가하는 분산제로서, 폴리카르본산염을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 폴리카르본산염으로서, 폴리아크릴산 암모늄을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 폴리아크릴산 암모늄의 농도가, 0.05중량%~5중량%인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 폴리아크릴산 암모늄의 분자량이, 100~20만의 범위에 있는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 1 항에 있어서,
    상기 지석을 구성하는 지립으로서, 산화세륨, 산화알루미늄, 실리카, 산화질코늄, 산화망간, 산화티탄, 산화마그네슘 또는 이들의 혼합물을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 지립과, 상기 지립을 결합, 유지하기 위한 물질로 구성되는 지석을 이용하고, 분산제를 첨가한 가공액을 상기 지석의 표면에 공급하여 실리콘질화막과 실리콘산화막을 접층한 반도체 웨이퍼 표면을 연마에 의해 평탄화하는 반도체장치의 제조방법에 있어서,
    실리콘질화막에 대한 실리콘산화막의 연마속도비가 20이상으로 되도록 하는 분산제의 농도를 이용하여 반도체 웨이퍼 표면을 연마하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 분산제의 농도는 1중량%~4중량%의 농도인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 분산제로서 폴리아크릴산 암모늄, 폴리카르본산염, 폴리옥시에틸렌 반 도체, 축합인산염, 리그닌술폰산염, 방향족 술폰산염포르말린 축합물 및 알킬아민 중 어느 하나를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 지립과, 상기 지립을 결합, 유지하기 위한 물질로 구성되는 지석을 이용하고, 분산제를 첨가한 가공액을 상기 지석의 표면에 공급하여 실리콘질화막과 실리콘산화막을 적층한 반도체 웨이퍼 표면을 연마에 의해 평탄화하는 반도체장치의 제조방법에 있어서,
    상기 분산제 농도를 연마 초기에는 낮은 농도로 공급하고, 그 후에 농도를 높게 하여 공급하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 초기의 분산제 농도는 1%이하이고, 그 후는 1.5%이상의 농도를 공급하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 지립과, 상기 지립을 결합, 유지하기 위한 물질로 구성되는 지석을 이용하고, 분산제를 첨가한 가공액을 상기 지석의 표면에 공급하여 실리콘질화막과 실리콘산화막을 적층한 반도체 웨이퍼 표면을 연마에 의해 평탄화하는 반도체장치의 제조방법에 있어서,
    상기 분산제 농도를, 실리콘질화막에 대한 연마속도는 저하하여 거의 변화시키지 않고, 실리콘산화막에 대한 연마속도는 높게 거의 변하지 않는 영역의 분산제 농도의 가공액을 공급하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 삭제
  18. 제 16 항에 있어서,
    점도를 낮춘 분산제의 가공액을 공급하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 반도체기판상에 실리콘질화막을 형성한 후, 소자분리영역용 홈을 반도체기판내에 형성하는 공정과,
    절연막을 상기 소자분리영역용 홈 위 및 상기 실리콘질화막 위에 형성하는 공정과,
    지립과, 상기 지립을 결합, 유지하기 위한 물질로 구성되는 지석을 이용하고, 분산제를 첨가한 가공액을 상기 지석의 표면에 공급하여 상기 반도체기판 표면을 연마에 의해 상기 절연막을 평탄화하여 상기 소자분리영역용 홈내에만 절연막을 남기는 공정과,
    상기 소자분리영역 이외의 상기 기판상의 실리콘질화막을 연마하여 제거하는 공정을 적어도 가지며,
    상기 절연막을 평탄화하고, 상기 실리콘질화막을 연마하여 제거하는 반도체장치의 제조방법에서, 상기 분산제의 농도를 연마초기에는 낮은 농도로 공급하고, 그 후에 농도를 높게 하여 공급하여 상기 반도체기판 표면을 연마하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 절연막을 평탄화하고, 상기 실리콘질화막을 연마하여 제거하는 반도체장치의 제조방법에서, 실리콘질화막에 대한 실리콘산화막의 연마속도비가 20 이상으로 되도록 하는 상기 분산제의 농도를 이용하여 상기 반도체기판 표면을 연마하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 삭제
  22. 제 19 항에 있어서,
    상기 절연막을 평탄화하고, 상기 실리콘질화막을 연마하여 제거하는 반도체장치의 제조방법에서, 상기 분산제의 농도를, 실리콘질화막에 대한 연마속도는 저하하여 거의 변화하지 않고, 실리콘산화막에 대한 연마속도는 높게 거의 변하지 않는 영역의 분산제의 농도의 가공액을 공급하여 상기 반도체기판 표면을 연마하는 것을 특징으로 하는 반도체장치의 제조방법.
KR1020010043441A 2000-07-27 2001-07-19 반도체 웨이퍼의 평탄화 가공방법 KR100792066B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00231389 2000-07-27
JP2000231389A JP2002043256A (ja) 2000-07-27 2000-07-27 半導体ウエハ平坦化加工方法及び平坦化加工装置

Publications (2)

Publication Number Publication Date
KR20020010484A KR20020010484A (ko) 2002-02-04
KR100792066B1 true KR100792066B1 (ko) 2008-01-04

Family

ID=18724235

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010043441A KR100792066B1 (ko) 2000-07-27 2001-07-19 반도체 웨이퍼의 평탄화 가공방법

Country Status (4)

Country Link
US (1) US6777337B2 (ko)
JP (1) JP2002043256A (ko)
KR (1) KR100792066B1 (ko)
TW (1) TW546723B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677239B2 (en) * 2001-08-24 2004-01-13 Applied Materials Inc. Methods and compositions for chemical mechanical polishing
JPWO2003071592A1 (ja) * 2002-02-20 2005-06-16 株式会社荏原製作所 ポリッシング方法および装置
US7040240B2 (en) * 2002-04-10 2006-05-09 Ebara Corporation Ash fusing system, method of operating the system, and gasification fusing system for waste
US7553803B2 (en) * 2004-03-01 2009-06-30 Advanced Technology Materials, Inc. Enhancement of silicon-containing particulate material removal using supercritical fluid-based compositions
JP4284215B2 (ja) * 2004-03-24 2009-06-24 株式会社東芝 基板処理方法
JP4901301B2 (ja) * 2006-05-23 2012-03-21 株式会社東芝 研磨方法及び半導体装置の製造方法
US20090098734A1 (en) * 2007-10-16 2009-04-16 United Microelectronics Corp. Method of forming shallow trench isolation structure and method of polishing semiconductor structure
US8506661B2 (en) * 2008-10-24 2013-08-13 Air Products & Chemicals, Inc. Polishing slurry for copper films
TWI384603B (zh) * 2009-02-17 2013-02-01 Advanced Semiconductor Eng 基板結構及應用其之封裝結構
JP2015502993A (ja) * 2011-11-09 2015-01-29 ローディア オペレーションズ ガラス基板を研磨するための添加剤混合物および組成物ならびに方法
US9388331B2 (en) 2011-12-28 2016-07-12 Konica Minolta, Inc. Abrasive agent manufacturing method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990037374A (ko) * 1997-10-31 1999-05-25 가나이 쓰도무 연마방법
KR20000006580A (ko) * 1998-06-30 2000-01-25 아끼구사 나오유끼 반도체장치의제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5607718A (en) * 1993-03-26 1997-03-04 Kabushiki Kaisha Toshiba Polishing method and polishing apparatus
US6180020B1 (en) 1995-09-13 2001-01-30 Hitachi, Ltd. Polishing method and apparatus
JP3344615B2 (ja) * 1995-12-12 2002-11-11 ソニー株式会社 半導体装置の製造方法
EP0786504A3 (en) 1996-01-29 1998-05-20 Fujimi Incorporated Polishing composition
JPH09208933A (ja) 1996-01-29 1997-08-12 Fujimi Inkooporeetetsudo:Kk 研磨用組成物
US6132637A (en) * 1996-09-27 2000-10-17 Rodel Holdings, Inc. Composition and method for polishing a composite of silica and silicon nitride
JP3728950B2 (ja) 1998-12-04 2005-12-21 株式会社日立製作所 半導体装置の製造方法及び平坦化加工装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990037374A (ko) * 1997-10-31 1999-05-25 가나이 쓰도무 연마방법
KR20000006580A (ko) * 1998-06-30 2000-01-25 아끼구사 나오유끼 반도체장치의제조방법

Also Published As

Publication number Publication date
US6777337B2 (en) 2004-08-17
KR20020010484A (ko) 2002-02-04
JP2002043256A (ja) 2002-02-08
US20020028581A1 (en) 2002-03-07
TW546723B (en) 2003-08-11

Similar Documents

Publication Publication Date Title
CN101065457B (zh) 化学机械研磨方法与研磨液组合物
EP0874390B1 (en) Polishing method
JP3858462B2 (ja) 半導体装置の製造方法
US20050208883A1 (en) Polishing composition
EP0986097A2 (en) Method for reclaiming wafer substrate and polishing solution composition for reclaiming wafer substrate
KR100792066B1 (ko) 반도체 웨이퍼의 평탄화 가공방법
KR20060062028A (ko) 웨이퍼 연마방법
CN102206465A (zh) 使用适合提高氧化硅的去除的抛光组合物对基片进行化学机械抛光的方法
US7153196B2 (en) Method of polishing using a polishing agent
US20170100815A1 (en) Method for polishing gan single crystal material
JP3510036B2 (ja) 半導体装置の製造方法
JP2002355763A (ja) 合成砥石
JP2002066905A (ja) 半導体装置の製造方法及びその装置
JP3728950B2 (ja) 半導体装置の製造方法及び平坦化加工装置
CN113579991B (zh) 一种硅片的最终抛光方法、***以及硅片
TWI799329B (zh) 封裝基板的平面化方法
JP3552908B2 (ja) ウェーハの研磨方法
US20220314392A1 (en) Cmp polishing pad with enhanced rate
JP4878728B2 (ja) Ｃｍｐ研磨剤および基板の研磨方法
KR100392239B1 (ko) 연마방법 및 연마장치
EP1308243B1 (en) Polishing method
KR20070115435A (ko) 컨디셔닝 디스크 및 이를 갖는 화학적 기계적 연마 장치
JPH10335276A (ja) 表面平坦化方法および表面平坦化装置
JP2001205565A (ja) 半導体用研磨砥石
JP2002009024A (ja) 研磨パッド

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
LAPS Lapse due to unpaid annual fee