KR100791713B1 - 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의제조 방법 - Google Patents

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Abstract

본 발명은 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판의 제 1 및 제 2영역내에 제 1도전형 불순물 도펀트로 정상 문턱 조절 영역을 각각 형성하고, 반도체 기판에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하고, 제 1영역에 제 2도전형 불순물 도펀트를 주입하여 정상 문턱 조절 영역을 낮은 문턱 전압 조절 영역으로 변형시킨 후에, 제 1 및 제 2영역의 게이트 도전막 및 게이트 절연막을 패터닝한다. 그러므로, 본 발명은 게이트 도전막을 증착한 후에, 낮은 문턱 전압을 조절하기 위한 카운터 도펀트 이온 주입 공정을 진행하기 때문에 카운터 도펀트 이온 주입 공정시 기판 표면을 보호할 수 있어 실리콘 결함으로 인한 누설 전류의 원인을 막아 낮은 문턱 전압의 모스 트랜지스터의 수행 능력 및 전기적 특성을 향상시킬 수 있다.
낮은 문턱 전압, 정상 문턱 전압, 카운터 도펀트, 누설

Description

낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH LOW THRESHOLD VOLTAGE TYPE MOS TRANSISTOR}
도 1a 내지 도 1d는 종래 기술에 의한 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 순서도,
도 2는 본 발명에 따라 제조된 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자 구조를 나타낸 수직 단면도,
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
104 : 웰 영역 106 : 정상 문턱 전압 조절 영역
108 : 게이트 절연막 110a : 정상 문턱 전압용 게이트 전극
112 : 마스크 패턴 114 : 낮은 문턱 전압 조절 영역
116a : 낮은 문턱 전압용 게이트 전극
A : 낮은 문턱 전압의 모스 트랜지스터 영역
B : 정상 문턱 전압의 모스 트랜지스터 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 낮은 전압 문턱 전압을 갖는 트랜지스터와 정상 문턱 전압을 갖는 트랜지스터를 함께 갖는 반도체 소자를 제조할 수 있는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 모스 트랜지스터의 게이트 길이 또한 감소되고 있다. 축소된 게이트 길이에 따라 유효 채널길이 또한 짧아지게 되어, 채널 영역이 게이트 전압뿐만 아니라 소오스/드레인영역의 공핍층 전하, 전계, 및 전위분포의 영향을 강하게 받는 소위, 쇼트-채널 효과(short-channel effect)가 발생하게 된다. 이러한 쇼트-채널 효과는 문턱 전압(threshold voltage)의 저하, 소오스/드레인간 내압의 저하, 및 서브-문턱 전압(sub-threshold) 특성의 저하를 수반하게 된다.
이에 따라, 아날로그 회로에서는 반도체 소자의 축소에 따른 트랜지스터 특성을 개선하기 위해 일반 정상의 문턱 전압(standard threshold voltage), 예를 들어 0.6V-0.7V보다 낮은 문턱 전압(low threshold voltage)을 갖는 모스 트랜지스터를 사용하고 있다.
그런데, 이와 같이 낮은 문턱 전압과 일반 정상의 문턱 전압을 갖는 모스 트랜지스터를 함께 제조할 경우 각각의 문턱 전압을 조절하기 위하여 다음과 같이 제 조 공정을 진행하고 있다.
도 1a 내지 도 1d는 종래 기술에 의한 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 순서도이다. 여기서, A는 낮은 문턱 전압의 모스 트랜지스터 영역을, 그리고 B는 정상 문턱 전압의 모스 트랜지스터 영역을 각각 나타낸다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서, 실리콘 기판에 STI(Shallow Trench Isolation) 공정을 진행하여 소자 분리막(12)을 형성하고, 소자 분리막(12)이 형성된 기판내에 불순물 도펀트, 예를 들어, p형 불순물 도펀트를 저농도로 이온 주입하여 웰 영역(14)을 형성한다.
그리고, 반도체 기판(10)의 웰 영역(14)내에 일반 정상의 문턱 전압을 갖도록 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역(16)을 형성한다. 이때, 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱 전압의 모스 트랜지스터 영역(B)에 각각 상기 문턱 전압 조절 영역(16)이 형성된다.
도 1b에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 반도체 기판(10)의 낮은 문턱 전압의 모스 트랜지스터 영역(A)을 오픈시키고 나머지 영역(B)을 클로우징시키는 마스크 패턴(18)을 형성한다. 여기서, 마스크 패턴(18)은 통상의 포토레지스트 패턴으로 제조한다.
마스크 패턴(18)에 의해 오픈된 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 웰 영역(14)에 카운터(counter) 불순물 도펀트, 예를 들어 p형 불순물 도펀트를 이온 주입하여 해당 정상 문턱 전압 조절 영역의 도펀트 농도를 낮춤으로서, 낮은 문턱 전압 조절 영역(20)으로 변환한다.
그리고, 에슁 등의 공정을 진행하여 마스크 패턴(18)을 제거한다.
이어서, 도 1c에 도시된 바와 같이, 반도체 기판(10) 전면에 게이트 절연막(22)으로서, 실리콘 산화막(SiO2)을 얇게 증착하고, 그 위에 게이트 도전막(24)으로서, 예를 들어 도프트 폴리실리콘을 기설정된 두께로 증착한다. 이때, 게이트 도전막(24)은 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱의 모스 트랜지스터 영역(B)에 동일한 불순물 도펀트, 예를 들어 n형 불순물 도펀트가 주입되어 있다.
그리고나서, 도 1d에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 포토레지스트 등의 마스크 패턴을 제조하고, 건식 식각 공정을 진행하여 게이트 도전막을 패터닝하여 게이트 전극(24a)을 형성한 후에, 그 하부의 게이트 절연막(22a) 또한 패터닝한다. 이후, 에슁 등의 공정을 진행하여 사용된 마스크 패턴을 제거한다.
그러므로, 종래 기술에 의한 제조 방법은, 반도체 기판에 정상의 문턱 전압 조절용 이온 주입 공정을 진행하고, 마스크 패턴 공정을 진행한 후에, 낮은 문턱 전압의 모스 트랜지스터 영역(A)에만 카운터 도펀트 이온 주입 공정을 실시하여 낮은 문턱 전압 조절 영역(20)을 형성한다.
하지만, 종래 제조 공정은 낮은 문턱 전압 조절 영역(20)을 두 번의 이온 주 입 공정으로 형성하고, 이때 반도체 기판 표면이 그대로 노출된 상태이므로 기판의 실리콘 결함을 증가시켜서 캐리어의 이동에 악영향을 끼치게 된다. 이에 따라, 결국 낮은 문턱 전압의 모스 트랜지스터의 수행 능력(performance)을 저하되고, 기판의 결함 부분은 누설 전류의 원인으로 작용하게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 정상 문턱 전압을 위한 이온 주입 공정을 진행하고, 게이트 절연막 및 게이트 도전막을 증착한 후에, 카운터 도펀트 이온 주입 공정을 진행하여 해당 게이트 도전막에 불순물을 주입하면서 기판내에 낮은 문턱 전압 조절 영역을 형성함으로써 낮은 문턱 전압의 모스 트랜지스터의 수행 능력을 향상시킬 수 있는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 낮은 문턱 전압 및 정상 문턱 전압의 모스 트랜지스터를 함께 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판의 제 1 및 제 2영역내에 제 1도전형 불순물 도펀트로 정상 문턱 조절 영역을 각각 형성하는 단계와, 반도체 기판에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하는 단계와, 게이트 도전막 상부에 제 1영역을 오픈시키는 마스크 패턴을 형성하고, 제 1영역에 제 2도전형 불순물 도펀트를 주입하여 정상 문턱 조절 영역을 낮은 문턱 전압 조절 영역으로 변형시키는 단계와, 마스크 패턴을 제거하고, 제 1 및 제 2영역의 기판에 게이트 도전막 및 게이트 절연막을 패터닝하는 단계를 포함한 다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2는 본 발명에 따라 제조된 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자 구조를 나타낸 수직 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 반도체 소자는, 반도체 기판(100)으로서, 실리콘 기판에 소자 분리막(102)이 형성되어 있으며 소자 분리막(102)이 있는 기판내에 제 1도전형 불순물 도펀트, 예를 들어, p형 불순물 도펀트가 저농도로 주입된 웰 영역(104)이 형성되어 있다.
그리고, 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 웰 영역(104)내에 제 1 및 제 2도전형 불순물 도펀트(예를 들어, p형 및 n형 도펀트)이 주입된 낮은 문턱 전압 조절 영역(114)이 형성되어 있으며, 정상 문턱 전압의 모스 트랜지스터 영역(B)의 웰 영역(104)내에 제 1도전형 불순물 도펀트(예를 들어, n형 도펀트)이 주입된 정상 문턱 전압 조절 영역(106)이 형성되어 있다.
또, 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 반도체 기판(100)에 게이트 절연막(108) 및 제 2도전형 불순물 도펀트(예를 들어, p형 도펀트)가 주입된 게이트 전극(116a)이 순차 적층되어 있다.
그러므로, 본 발명의 반도체 소자는, 낮은 문턱 전압의 모스 트랜지스터 영역(A)에 PMOS 게이트 전극(116a)이 형성되면서, 그 아래의 기판내에 낮은 문턱 전 압 조절 영역(114)이 형성된다. 그리고, 정상 문턱 전압의 모스 트랜지스터 영역(B)에 NMOS 게이트 전극(110a)이 형성되면서, 그 아래의 기판내에 정상 문턱 조절 영역(106)이 형성된다. 한편, 본 발명은 이와 반대로, 낮은 문턱 전압의 모스 트랜지스터 영역(A)에 NMOS 게이트 전극을, 정상 문턱 전압의 모스 트랜지스터 영역(B)에 PMOS 게이트 전극을 형성할 수도 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 순서도이다. 여기서, A는 낮은 문턱 전압의 모스 트랜지스터 영역을, 그리고 B는 정상 문턱 전압의 모스 트랜지스터 영역을 각각 나타낸다.
이들 도면을 참조하면, 본 실시예의 제조 공정은 다음과 같이 진행된다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서, 실리콘 기판에 STI 공정을 진행하여 소자 분리막(102)을 형성하고, 소자 분리막(102)이 형성된 기판내에 불순물 도펀트, 예를 들어, p형 불순물 도펀트를 저농도로 이온 주입하여 웰 영역(104)을 형성한다.
그리고, 반도체 기판(100)의 웰 영역(104)내에 일반 정상의 문턱 전압을 갖도록 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 이온 주입하여 문턱 전압 조절 영역(106)을 형성한다. 이때, 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱 전압의 모스 트랜지스터 영역(B)에 각각 상기 문턱 전압 조절 영역(106)이 형성된다.
그 다음, 도 3b에 도시된 바와 같이, 반도체 기판(100) 전면에 게이트 절연 막(108)으로서, 실리콘 산화막(SiO2)을 얇게 증착하고, 그 위에 게이트 도전막(110)으로서, 예를 들어 도프트 폴리실리콘을 기설정된 두께로 증착한다. 이때, 게이트 도전막(110)은 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱의 모스 트랜지스터 영역(B)에 동일한 불순물 도펀트, 예를 들어 n형 불순물 도펀트를 주입하여 형성한다.
계속해서, 도 3c에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 반도체 기판(100)의 낮은 문턱 전압의 모스 트랜지스터 영역(A)을 오픈시키고 나머지 영역(B)을 클로우징시키는 마스크 패턴(112)을 형성한다. 여기서, 마스크 패턴(112)은 통상의 포토레지스트 패턴으로 제조한다.
이어서, 마스크 패턴(112)에 의해 오픈된 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 웰 영역(104)에 카운터(counter) 불순물 도펀트, 예를 들어 p형 불순물 도펀트를 이온 주입하여 해당 영역(A)의 게이트 도전막에 p형 불순물 도펀트를 주입(116)하면서, 그 아래 정상 문턱 전압 조절 영역의 도펀트 농도를 낮추어 낮은 문턱 전압 조절 영역(114)을 형성한다.
그리고, 에슁 등의 공정을 진행하여 마스크 패턴(112)을 제거한다.
그리고나서, 도 3d에 도시된 바와 같이, 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 포토레지스트 등의 마스크 패턴을 제조하고, 건식 식각 공정을 진행하여 게이트 도전막을 패터닝하여 낮은 문턱 전압의 모스 트랜지스터 영역(A) 및 정상 문턱 전압의 모스 트랜지스터 영역(B)에 각각 게이트 전극(110a, 116a)을 형성한 후에, 그 하부의 게이트 절연막(108a) 또한 패터닝한다. 여기서, 낮은 문턱 전압의 모스 트랜지스터 영역(A)의 게이트 전극(116a)은 카운터 도펀트 이온 주입에 의해 정상 문턱 전압의 모스 트랜지스터(B)의 게이트 전극(110a)과 반대의 도펀트 타입으로 변형된다. 예를 들어, 상기 게이트 전극(116a)은 p형 도펀트 형태이고, 다른 게이트 전극(110a)은 n형 도펀트 형태를 갖는다.
이후, 에슁 등의 공정을 진행하여 사용된 마스크 패턴을 제거한다.
그러므로, 본 발명에 따른 제조 방법은, 낮은 문턱 전압의 모스 트랜지스터 영역(A)과 정상 문턱 전압의 모스 트랜지스터 영역(B)의 반도체 기판에 정상의 문턱 전압 조절용 이온 주입 공정을 진행하고, 반도체 기판 전면에 게이트 절연막 및 게이트 도전막을 순차 적층하고, 마스크 패턴 공정을 진행한 후에, 낮은 문턱 전압의 모스 트랜지스터 영역(A)에만 카운터 도펀트 이온 주입 공정을 실시하여 해당 영역(A)의 게이트 도전막에 카운터 도펀트 이온을 주입하면서 정상 문턱 전압 조절 영역에 카운터 도펀트를 주입하여 낮은 문턱 전압으로 조절한다.
이상 상술한 바와 같이, 본 발명은 정상 문턱 전압을 위한 이온 주입 공정을 진행하고, 게이트 절연막 및 게이트 도전막을 증착한 후에, 카운터 도펀트 이온 주입 공정을 진행하여 해당 게이트 도전막에 불순물을 주입하면서 기판내에 낮은 문턱 전압 조절 영역을 형성함으로써 낮은 문턱 전압의 모스 트랜지스터의 수행 능력을 향상시킬 수 있다.
또한, 본 발명은 게이트 도전막을 증착한 후에, 낮은 문턱 전압을 조절하기 위한 카운터 도펀트 이온 주입 공정을 진행하기 때문에 기판 표면을 보호할 수 있어 실리콘 결함으로 인한 누설 전류의 원인을 막아 낮은 문턱 전압의 모스 트랜지스터의 전기적 특성을 향상시킬 수 있다.

Claims (3)

  1. 낮은 문턱 전압 및 정상 문턱 전압의 모스 트랜지스터를 함께 갖는 반도체 소자의 제조 방법에 있어서,
    반도체 기판의 제 1 및 제 2영역내에 제 1도전형 불순물 도펀트로 정상 문턱 조절 영역을 각각 형성하는 단계와,
    상기 반도체 기판에 게이트 절연막 및 게이트 도전막을 순차적으로 형성하는 단계와,
    상기 게이트 도전막 상부에 제 1영역을 오픈시키는 마스크 패턴을 형성하고, 상기 제 1영역에 제 2도전형 불순물 도펀트를 주입하여 상기 정상 문턱 조절 영역을 낮은 문턱 전압 조절 영역으로 변형시키는 단계와,
    상기 마스크 패턴을 제거하고, 상기 제 1 및 제 2영역의 기판에 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝하는 단계
    를 포함하는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 게이트 도전막을 형성하는 단계는,
    상기 제 1도전형 불순물 도펀트가 주입된 게이트 도전막을 형성하는 것을 특징으로 하는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 제 1영역에 제 2도전형 불순물 도펀트를 주입하는 단계는,
    상기 제 1영역의 게이트 도전막에도 상기 제 2도전형 불순물 도펀트를 주입하는 것을 특징으로 하는 낮은 문턱 전압의 모스 트랜지스터를 갖는 반도체 소자의 제조 방법.
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KR19990075468A (ko) * 1998-03-20 1999-10-15 김영환 모스 트랜지스터 제조방법
KR20010004554A (ko) * 1999-06-29 2001-01-15 김영환 반도체 소자 제조 방법
KR20050088821A (ko) * 2004-03-03 2005-09-07 삼성전자주식회사 낮은 문턱 전압 및 높은 절연파괴 전압의 트랜지스터를구비하는 반도체 장치

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