KR100775841B1 - 플라즈마 디스플레이 패널의 구동장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널의 구동장치에 관한 것으로, 다수의 데이터 전극과 주사 전극 및 유지 전극이 매트릭스 형상으로 배열된 플라즈마 디스플레이 패널의 구동장치에서, 상기 주사 전극에 구동 신호를 인가하는 스캔 IC와 상기 구동 신호 중 스캔 전압이 인가되는 구간을 제어하는 신호를 딜레이 시켜 상기 스캔 IC로 출력하는 딜레이부를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 상기 스캔 IC를 제어하는 제어신호를 딜레이 시켜 복수개의 스캔 IC가 순차적으로 동작하게 함으로써 상기 스캔 IC로 스캔전압이 인가 또는 제거될 때 발생하는 피킹노이즈(Peaking Noise)가 감소되며, 상기 피킹노이즈의 감소로 스캔 IC소자의 파괴 가능성 또한 감소되어 스캔 IC 구동의 신뢰성이 향상되는 효과가 있다.
패널, 스캔 버퍼 보드, 스캔 IC

Description

플라즈마 디스플레이 패널의 구동장치{Driving Apparatus of Plasma Display Panel}
도 1은 플라즈마 디스플레이 패널의 일부 사시도,
도 2는 플라즈마 디스플레이 패널의 전극 배열도,
도 3은 플라즈마 디스플레이 패널의 주사 전극 구동회로,
도 4는 플라즈마 디스플레이 패널의 주사 전극의 구동파형도,
도 5는 스캔 IC의 제어신호에 의한 구동파형의 제1 실시예가 도시된 도,
도 6은 스캔 IC의 제어신호에 의한 구동파형의 제2 실시예가 도시된 도,
도 7는 딜레이부에 대한 회로가 도시된 회로도,
도 8은 스캔IC와 딜레이부의 연결에 대한 제1 실시예가 도시된 블록도,
도 9은 스캔IC와 딜레이부의 연결에 대한 제2 실시예가 도시된 블록도,
도 10은 딜레이된 스캔 IC의 전압을 측정하기 위한 회로를 도시한 회로도,
도 11은 딜레이된 스캔 IC의 측정된 전압을 도시한 도이다.
<도면의 주요 부분에 관한 부호의 설명>
20 : 스캔전압 인가시점 21 : 스캔전압 제거시점
30 : 스캔 IC 31 : 딜레이부
40 : 버퍼 X : 서스테인 출력 싱크
Y : 입력된 저항 전압 Z : 스캔 전압
본 발명은 플라즈마 디스플레이 패널의 구동장치에 관한 것으로, 더 상세하게는 스캔 IC에 관한 것이다.
최근 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP)등의 표시장치가 활발히 개발되고 있다. 이들 평면 표시 장치 중에서 플라즈마 디스플레이 패널(이하 PDP)은 다른 평판표시장치에 비해 휘도 및 발광효율이 높으며 시야각이 넓다는 장점이 있다. 따라서, 플라즈마 디스플레이 페널이 40인치 이상의 대형 표시장치에서 종래의 음극선관(Cathode Ray Tube, CRT)을 대체할 표시장치로서 각광받고 있다.
PDP는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되고 있다. 이러한 PDP는 인가되는 구동 전압 파형의 형태와 방전셀의 구조에 따라 직류형과 교류형으로 구분된다.
직류형 PDP는 전극이 방전 공간에 절연되지 않은 채 노출되어 있어서 전압이 인가되는 동안 전류가 방전 공간에 그대로 흐르게 되며, 이를 위해 전류 제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면 교류형 PDP에서는 전극을 유전체층이 덮고 있어 자연스러운 캐패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.
이러한 교류형 PDP에는 그 한쪽 면에 서로 평행인 주사 전극 및 유지 전극이 형성되고 다른쪽 면에 이들 전극과 직교하는 방향으로 어드레스 전극이 형성된다. 그리고 유지 전극은 각 주사 전극에 대응해서 형성되며, 그 일단이 서로 공통으로 연결되어 있다.
일반적으로 이러한 교류형 PDP의 구동 방법은 시간적인 동작 변화로 표현하면 리셋구간, 어드레싱 구간, 유지 구간, 소거 구간으로 이루어진다.
리셋 구간은 셀에 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이며, 어드레싱 구간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하기 위하여 켜지는 셀(어드레싱된 셀)에 어드레스 전압을 인가하여 벽전하를 쌓아두는 동작을 수행하는 기간이다. 유지 구간은 유지방전 전압 펄스를 인가하여 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 구간이며, 소거 구간은 셀의 벽전하를 감소시켜 유지 방전을 종료시키는 구간이다.
한편, PDP의 어드레싱은 스캔 버퍼 보드상의 스캔 IC의 동작에 의하여 수행되며, 스캔 IC의 출력은 패널에 위치한 스캔 전극과 1:1로 대응된다. 따라서 버퍼 보드의 세로 길이는 패널의 세로 길이보다 같거나 조금 작은 것이 보통이다.
그러나, 종래의 경우 스캔 버퍼 보드에 포함된 복수개의 스캔 IC는 스캔 전압의 인가 또는 제거의 동작이 동시에 이루어지며, 이로 인해 피킹(peaking)이 발생한다. 이때, 상기 스캔 IC는 피킹으로 스캔 IC 내부소자가 파괴될 가능성을 내포하고 있어, 제품의 신뢰성이 의심되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 스캔버퍼보드에 포함된 복수개의 스캔 IC중 적어도 하나이상의 스캔 IC에서 스캔 전압의 인가 또는 제거의 동작이 순차적으로 이루어지도록 하는데 그 목적이 있다.
상기한 과제를 해결하기 위한 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치는 다수의 데이터 전극과 주사 전극 및 유지 전극이 매트릭스 형상으로 배열된 플라즈마 디스플레이 패널, 상기 주사 전극에 구동 신호를 인가하는 스캔 IC, 및 상기 구동 신호 중 스캔 전압이 인가되는 구간을 제어하는 신호를 딜레이 시켜 상기 스캔 IC로 출력하는 딜레이부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이다.
도 1에 도시된 바와 같이, 제1 유리기판(1)위에는 유전체층(2) 및 보호막(3)으로 덮인 주사전극(4)와 유지전극이 쌍을 이루어 평행하게 설치된다. 제2 유리기판(6)위에는 복수개의 어드레스 전극(8)이 설치되며, 어드레스 전극(8)은 절연체층(7)에 의해 덮혀 있다. 어드레스 전극(8)들 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 평행하게 격벽(9)이 형성되어 있다. 또한, 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 제1 유리기판(1)과 제2 유리기판(6)은 주사전극(4)과 어드레스전극(8) 및 유지전극(5)과 어드레스 전극(8)이 직교하도록 방전공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스 전극(8)과 쌍을 이루는 주사전극(4)과 유지전극(5)과의 교차부분에 있는 방전공간이 방전셀(12)을 형성한다.
도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.
도 2에 도시한 바와 같이, PDP 전극은 m×n의 매트릭스 구성을 가지고 있으며, 구체적으로 열방향으로는 어드레스전극(A1~Am)이 배열되어 있고 행방향으로는 n행의 주사전극(Y1~Yn) 및 유지전극(X1~Xn)이 배열되어 있다. 이하에서는 주사전극을 "Y 전극", 유지전극을 "X 전극"이라 칭한다. 도 2에 도시된 방전셀(12)은 도 1에 도시된 방전셀에 대응한다.
도 3은 플라즈마 디스플레이 패널의 주사 전극 구동회로를 나타낸 것이다.
도 3에 도시된 바와 같이, Y 전극 구동회로는 유지 구동부(321), 리셋 구동부(322) 및 주사 구동부(323)를 포함한다.
유지 구동부(321)는 유지 구간에서 유지방전 펄스를 생성하며, 전원(Vs)과 접지(GND) 사이에 연결된 스위치(Ys, Yg)를 포함한다.
리셋 구동부(322)는 리셋 구간에서 상승하는 리셋 파형을 생성하는 상승 램프 스위치(Yrr)와 하강하는 리셋 파형을 생성하는 하강 램프부 스위치(Yfr), 전원(Vset), 플로팅 전원으로 동작하는 커패시터(Cset) 및 스위치(Ypp)를 포함한다.
주사 구동부(323)는 어드레스 구간에서 주사펄스를 생성하며, 선택되지 않는 주사 전극에 인가되는 전압을 공급하는 전원(Vsc), 전압(Vsc)이 저장된 커패시터(Csc) 및 각각의 Y 전극에 연결되는 복수의 스캔 IC를 포함한다. 이때, 공급되는 전압(Vsc)은 스캔전압이라고도 하며, 각각의 스캔 IC는 패널 커패시터(Cp)에 고전압(VscH)을 공급하는 스위치(YscH)와 저전압(0V)을 공급하는 스위치(YscL)를 포함한다.
이때, 패널 커패시터로 전달되는 주사전극의 구동파형은 다음과 같다.
도 4는 플라즈마 디스플레이 패널의 주사 전극의 구동파형도이다.
도 4에 도시된 바와 같이 스캔 전압은 리셋구간의 전압상승구간과 어드레스 구간에서 Y 전극에 인가된다. 이때 각 스캔 IC는 전극의 구간별 구동신호를 제어하기 위한 제어신호를 입력받는다.
상기 구동신호를 제어하는 제어신호는 제1 제어신호와 제2 제어신호를 포함하며, 제1, 2 제어신호의 논리레벨에 따라 상기 구동신호를 제어한다.
상기 제1 제어신호(이하 OC1)과 제2 제어신호(이하 OC2)는 둘 다 로우(Low)레벨일 경우 스캔 IC의 스위치를 플로팅 시킨다.
둘 다 하이(High)레벨일 경우 스캔 IC는 스캔전압을 인가하고, OC1이 하이(High)레벨이고 OC2가 로우(Low)레벨일 경우 스캔 IC는 스캔전압을 제거한다. 또한, OC1이 로우(Low)레벨이고 OC2가 하이(High)레벨일 경우 스캔 IC는 스캔전압을 인가하고, 어드레스 전극으로 전압이 인가되면 그 순간의 스캔전압을 제거한다.
이때, 상기 제어신호에 스캔전압이 인가되는 것은 OC1과 OC2가 모두 하이(High)레벨 또는 OC1이 로우(Low)레벨이고 OC2가 하이레벨(High)인 경우이다. 또한 상기의 경우, 스캔전압이 인가되는 구간과 그 전구간에서 OC1과 OC2중 적어도 하나가 로우(Low)레벨에서 하이(High)레벨 또는 하이(High)레벨에서 로우(Low)레벨로 변화가 발생하면, 변화가 발생한 제어신호를 딜레이(delay)시킬 수 있다.
도 5는 스캔 IC의 제어신호에 의한 구동파형의 제1 실시예가 도시된 도로, 특히 OC2에 딜레이가 가능한 것을 도시한 도이다.
또한, 도 6은 스캔 IC의 제어신호에 의한 구동파형의 제2 실시예가 도시된 도이며, 특히 OC1과 OC2 중 어느 곳에도 딜레이가 가능한 것을 도시한 도이다.
도 5와 도 6에 도시된 바와 같이, 제어신호를 딜레이 시키면 스캔전압의 인가시점(20)과 제거시점(21)에서 딜레이가 발생하게 된다.
이때, 스캔 IC는 딜레이부를 연결하여 상기 스캔 IC로 입력되는 제어신호를 딜레이 시킨다. 딜레이부는 스캔 IC의 제어신호를 입력받아 연결된 스캔 IC로 딜레이된 제어신호를 전달한다.
이러한 딜레이부의 동작을 도7을 참조하여 설명하면 다음과 같다.
도 7는 딜레이부에 대한 회로가 도시된 회로도이다.
도 7-a는 딜레이부의 전체 회로도이다. 이때, 딜레이부는 두가지 경로를 갖는다. Path A는 입력된 제어신호가 c점에서 저항(R1)을 지나 b점을 통해 연결된 스캔 IC로 출력되는 경로이고, Path B는 입력된 제어신호가 c점에서 저항(R2)를 지나 버퍼에서 딜레이 된 후 b점을 통해 스캔 IC로 출력되는 경로이다. 이때, 딜레이부는 c점에서 Path A와 Path B를 선택 적용하여 연결된 스캔 IC의 제어신호를 딜레이한다.
도 7-b는 Path B를 간략히 도시한 도이다. c점을 통해 입력된 제어신호는 저항(R2)를 지나 a점에 도달한다. 상기 전류는 a점에서 버퍼와 캐패시터(C1)로 나뉘게 되며, 버퍼(40)는 a점을 지나며 캐패시터(C1)으로 버퍼에 도달한 전류가 일정량이 넘으면 전류를 통과시켜 b점을 지나게 한다. 이때, a점에서의 전류는 상승곡선을 띄게 되며, 버퍼에서 전류가 일정량이 될 때까지의 시간이 딜레이 되어 스캔 IC로 제어신호가 입력된다.
도 7-c는 도 7-b의 각 점에서의 전류량의 변화를 도시한 도이다. 이때, 딜레이부는 도 7-c에 도시된 도와 같이 a점에서의 상승곡선만큼의 시간차가 딜레이 되는 것을 알 수 있다.
상기에서 설명한 바와 같이, 딜레이부는 연결된 스캔 IC의 제어신호를 Path B를 통해 딜레이 시키는 것이 가능하다. 또한, 딜레이부는 복수개의 스캔 IC를 연결하여, Path B를 통해 딜레이된 제어신호로 연결된 상기 복수개의 스캔 IC를 동시에 딜레이 시키는 것이 가능하다. 이때 스캔 IC와 딜레이부의 연결을 도 8과 도 9를 참조하여 설명하면 다음과 같다.
도 8은 스캔IC와 딜레이부의 연결에 대한 제1 실시예가 도시된 블록도이고, 도 9은 스캔IC와 딜레이부의 연결에 대한 제2 실시예가 도시된 블록도이다.
도 8과 도 9은 스캔 IC로 딜레이부에 의해 딜레이된 제어신호가 입력되었을 때 스캔 IC에서의 딜레이된 파형을 도시하였으며, 도시된 도에 따라 OC1과 OC2중 어느 하나에 딜레이부가 연결되어도 신호가 딜레이 되는 것은 같다는 것을 알 수 있다.
도 10은 딜레이된 스캔 IC의 전압을 측정하기 위한 회로를 도시한 회로도이고, 도 11은 딜레이된 스캔 IC의 측정된 전압을 도시한 도이다.
도 10은 스캔 IC의 전압을 측정하여 본 발명의 딜레이된 제어신호로 인한 효과를 증명하기 위해 구성된 스캔 IC의 회로이고, 도 11은 도 10의 회로에서 측정한 측정값을 그래프로 도시한 도이다.
저항(R3) 양단의 전압 낙차(Voltage Drop)는 스캔 IC에 흘러 들어가는 전류에 의해 발생하는데, 상기 전압 낙차의 감소는 곧 상기 전류의 감소로 생각할 수 있다. 이때, 도 11-a에 도시된 종래와 도 11-b에 도시된 본 발명의 그래프를 살펴보면, 전압 낙차(Y)는 124V에서 100V로 전압낙차가 감소한 것을 알수 있다. 또한 스캔 전압(Vsc, Z)의 피킹 노이즈도 현저히 감소하는 것을 볼 수 있다.
이상과 같이 본 발명에 의한 플라즈마 디스플레이 패널의 구성장치를 예시된 도면을 참조로 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않고, 기술사상이 보호되는 범위 이내에서 응용될 수 있다.
상기와 같이 구성되는 본 발명에 따른 플라즈마 디스플레이 패널의 구성장치는 상기 스캔 IC를 제어하는 제어신호를 딜레이 시켜 복수개의 스캔 IC가 순차적으로 동작하게 함으로써 상기 스캔 IC로 스캔전압이 인가 또는 제거될 때 발생하는 피킹노이즈(Peaking Noise)가 감소되며, 상기 피킹노이즈의 감소로 스캔 IC소자의 파괴 가능성 또한 감소되어 스캔 IC 구동의 신뢰성이 향상되는 효과가 있다.

Claims (10)

  1. 다수의 데이터 전극과 주사 전극 및 유지 전극이 매트릭스 형상으로 배열된 플라즈마 디스플레이 패널;
    상기 주사 전극에 구동 신호를 인가하는 스캔 IC; 및
    상기 구동 신호 중 스캔 전압이 인가되는 구간을 제어하는 신호를 딜레이 시켜 상기 스캔 IC로 출력하는 딜레이부;를 포함하는 플라즈마 디스플레이 패널의 구동장치.
  2. 제 1 항에 있어서,
    상기 스캔 IC는 제1 제어신호 및 제2 제어 신호를 입력받아, 상기 입력된 제1, 2 제어 신호의 논리레벨에 따라 상기 주사 전극에 스캔 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 구동장치.
  3. 제 2 항에 있어서,
    상기 스캔 IC는 상기 입력되는 제1, 2 제어 신호가 하이(high) 레벨인 경우 상기 주사 전극에 스캔 전압을 인가하고,
    상기 딜레이부는 상기 제2 제어 신호를 딜레이 시켜 상기 스캔 IC로 출력하는 것을 특징으로 하는 플라즈마 디스플레이 구동장치.
  4. 제 2 항에 있어서,
    상기 스캔 IC는 상기 입력되는 제1 제어 신호와 제2 제어 신호가 각각 로우(low) 레벨과 하이(high) 레벨인 경우 상기 주사 전극에 스캔 전압을 인가하고,
    상기 딜레이부는 상기 제1, 2 제어 신호 중 어느 하나를 딜레이 시켜 상기 스캔 IC로 출력하는 것을 특징으로 하는 플라즈마 디스플레이 구동장치.
  5. 제 3 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 스캔 IC는 상기 입력되는 제1 제어 신호와 제2 제어 신호가 각각 하이(high) 레벨과 로우(low) 레벨인 경우 상기 주사 전극에 그라운드 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  6. 다수의 데이터 전극과 주사 전극 및 유지 전극이 매트릭스 형상으로 배열된 플라즈마 디스플레이 패널;
    상기 주사전극에 구동신호를 차례로 인가하여 영상을 나타내는 복수개의 스캔 IC; 및
    상기 복수개의 스캔 IC중 적어도 하나이상의 스캔 IC에 연결되어, 상기 구동신호의 스캔전압 인가시점과 제거시점 중 적어도 어느 하나를 제어하는 제어신호를 딜레이시키는 딜레이부;를 포함하는 플라즈마 디스플레이 패널의 구동장치.
  7. 제 6 항에 있어서,
    상기 스캔 IC는 제1 제어신호 및 제2 제어 신호를 입력받아, 상기 입력된 제1, 2 제어 신호의 논리레벨에 따라 상기 주사 전극에 스캔 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 구동장치.
  8. 제 7 항에 있어서,
    상기 스캔 IC는 상기 입력되는 제1, 2 제어 신호가 하이(high) 레벨인 경우 상기 주사 전극에 스캔 전압을 인가하고,
    상기 딜레이부는 상기 제2 제어 신호를 딜레이 시켜 상기 스캔 IC로 출력하는 것을 특징으로 하는 플라즈마 디스플레이 구동장치.
  9. 제 7 항에 있어서,
    상기 스캔 IC는 상기 입력되는 제1 제어 신호와 제2 제어 신호가 각각 로우(low) 레벨과 하이(high) 레벨인 경우 상기 주사 전극에 스캔 전압을 인가하고,
    상기 딜레이부는 상기 제1, 2 제어 신호 중 어느 하나를 딜레이 시켜 상기 스캔 IC로 출력하는 것을 특징으로 하는 플라즈마 디스플레이 구동장치.
  10. 제 7 항에 있어서,
    상기 스캔 IC는 상기 입력되는 제1 제어 신호와 제2 제어 신호가 각각 하이(high) 레벨과 로우(low) 레벨인 경우 상기 주사 전극에 그라운드 전압을 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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