KR100772389B1 - 메모리 인식 장치 - Google Patents

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Abstract

메모리 인식 장치가 개시된다. 본 발명에 의한 메모리 인식 장치는, 동일한 어드레스를 갖는 복수의 슬레이브, 각 슬레이브에 전원을 공급하고, 소정의 슬레이브를 선택하는 신호를 출력하는 마스터 콘트롤러 및 신호에 응답하여 각 슬레이브에 공급되는 전원을 제어하는 전원 제어부를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 동일한 고정 어드레스를 갖는 복수의 슬레이브를 구비함으로써 생산 비용이 절감되며, 생산 과정에 있어서 복잡성을 경감시키고, 메모리가 포함된 소모품을 사용하는 기기 내부에서 소모품에 대한 관리가 용이한 효과를 거둘 수 있다. 또한, 기존의 표준 인터페이스인 I2C 인터페이스 버스를 변경하지 않고도 동일한 고정 어드레스를 사용할 수 있는 효과를 거둘 수 있다.

Description

메모리 인식 장치{Apparatus for cognizing memory}
도 1a 는 종래의 메모리 인식 장치를 회로도로 도시한 것이다.
도 1b는 동일한 고정 어드레스를 갖는 슬레이브들을 갖는 메모리 인식 장치를 회로도로 도시한 것이다.
도 1c는 I2C 인터페이스의 데이터를 설명하기 위한 개념도를 도시한 것이다.
도 2는 본 발명에 의한 메모리 인식 장치의 일 실시예를 회로도로 도시한 것이다.
도 3은 본 발명에 의한 메모리 인식 장치의 일 실시예를 회로도로 도시한 것이다.
도 4는 본 발명에 의한 메모리 인식 장치의 일 실시예를 회로도로 도시한 것이다.
도 5은 본 발명에 의한 메모리 인식 장치의 일 실시예를 회로도로 도시한 것이다.
도 6는 본 발명에 의한 메모리 인식 장치의 일 실시예를 회로도로 도시한 것이다.
도 7은 본 발명에 의한 메모리 인식 장치의 일 실시예를 회로도로 도시한 것이다.
〈도면의 주요 부호에 대한 간단한 설명〉
200: 제1 슬레이브 201: 제2 슬레이브
210: 마스터 콘트롤러 220: 전원 제어부
221: 제1 스위치 222: 제2 스위치
225: 스위치 제어부
본 발명은 동일한 고정 어드레스(address)를 갖는 복수의 EEPROM이 포함된 메모리에 관한 것으로, 보다 상세하게는 동일한 고정 어드레스를 갖는 복수의 슬레이브(slave)에서 특정 슬레이브를 선택하는 신호를 출력하여 선택된 소정의 슬레이브에만 전원이 공급되도록 제어함으로써 선택된 슬레이브를 인식하는 메모리 인식 장치 및 방법에 관한 것이다.
프린터(printer), 복합기(Multi Functional Peripheral) 또는 복사기 등과 같은 화상형성장치에서 사용되는 토너, 현상기 등과 같은 소모성 부품 및 기타 임의의 기기에서 교환이 가능한 소모성 부품을 사용할 경우, 제품의 기본 정보, 사용 이력 및 기타 정보 등과 같은 소모성 부품과 관련된 정보를 관리하는 메모리인 CRUM(Customer Replaceable Unit Memory)을 사용한다. 여기서, CRUM은 서로 동일한 고정 어드레스를 갖는 복수의 EEPROM을 구비하며 서로 독립적으로 식별되어 인식된다.
도 1a는 종래의 메모리 인식 장치를 회로도로 도시한 것이다.
복수의 CRUM에 포함된 복수의 EEPROM을 서로 식별하여 인식하기 위해서 I2C 인터페이스(interface)를 제어하는 마스터 콘트롤러(100, master controller) 및 마스터 콘트롤러(100)에 의하여 조작되는 EEPROM인 복수의 슬레이브들로 구성된다. 여기서, 마스터 콘트롤러(100)와 제1 슬레이브(110) 및 제2 슬레이브(120)는 VCC, SCL, SDA, GND 등으로 이루어진 I2C 버스(bus)에 의하여 서로 병렬로 연결된다.
I2C 버스는 제1 슬레이브(110)와 제2 슬레이브(120)에 전원을 공급하는 VCC와 GND, 마스터 콘트롤러(100)와 제1 슬레이브(110) 및 제2 슬레이브(120)의 동기를 위한 클럭(clock)을 공급하는 SCL 및 도 1c에 도시된 바와 같은 I2C 인터페이스의 데이터 라인(data line)인 SDA 등으로 이루어진다. 여기서, 마스터 콘트롤러(100)는 제1 슬레이브(110) 및 제2 슬레이브(120)와 통신하기 위해서 먼저 스타트 비트(start bit)를 전송하고, 복수의 슬레이브에서 통신하고자 하는 슬레이브에 해당하는 고정 어드레스(예를 들어, 도 1a에 도시된 제1 슬레이브(110)의 경우 '000'이고, 제2 슬레이브(120)의 경우 '001'이다.)를 송신하며, 읽기/쓰기(read/write)를 선택하는 R/W 비트를 전송한 후, 통신하고자 하는 메인 커멘드(main command) 또는 데이터를 송신하거나 수신한다.
종래의 메모리 인식 장치를 살펴보면, 도 1a에 도시된 바와 같이 마스터 콘트롤러에 연결된 각 슬레이브가 서로 다른 고정 어드레스를 갖는다면, 슬레이브들은 대량 생산되어야 하는 소모성 부품들에 구비되어야 하므로 물리적으로 서로 다른 고정 어드레스를 구성하기 어렵고, 생산 비용이 많이 소요되는 문제점을 갖는 다. 이러한 문제점을 해결하기 위하여 도 1b에 도시된 바와 같이 마스터 콘트롤러에 연결된 각 슬레이브가 서로 동일한 고정 어드레스를 갖도록 구성한다면, 기존의 표준 I2C 버스에 의한 인식 및 통신이 불가능한 문제점을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 동일한 고정 어드레스를 갖는 복수의 슬레이브에서 특정 슬레이브를 선택하는 신호를 출력하여 선택된 소정의 슬레이브에만 전원이 공급되도록 제어함으로써 선택된 슬레이브를 인식하는 메모리 인식 장치 및 방법을 제공하는 것이다.
상기의 과제를 이루기 위한 본 발명에 의한 메모리 인식 장치는, 동일한 어드레스를 갖는 복수의 슬레이브, 상기 각 슬레이브에 전원을 공급하고, 소정의 슬레이브를 선택하는 신호를 출력하는 마스터 콘트롤러 및 상기 신호에 응답하여 상기 각 슬레이브에 공급되는 전원을 제어하는 전원 제어부를 포함하는 것을 특징으로 한다.
상기 전원 제어부는 상기 신호에 의하여 선택된 슬레이브에만 전원이 공급되도록 제어하는 것이 바람직하다.
상기 전원 제어부는 상기 마스터 콘트롤러와 상기 각 슬레이브를 연결하여 상기 공급되는 전원을 전달하는 선에 구비된 스위치 및 상기 신호에 응답하여 상기 각 스위치를 제어하는 스위치 제어부를 포함하는 것이 바람직하다.
상기 스위치 제어부는 상기 신호에 의하여 상기 선택된 슬레이브에 연결된 스위치만 접속되도록 제어하는 것이 바람직하다.
상기 스위치 제어부는 논리 회로 또는 디코더(decoder)에 의하여 상기 신호를 상기 각 스위치에 전달하는 것이 바람직하다.
상기의 과제를 이루기 위한 본 발명에 의한 메모리 인식 장치는, 소정의 슬레이브를 선택하는 신호를 출력하는 마스터 콘트롤러, 동일한 어드레스를 갖고 상기 신호를 전원으로 공급받는 복수의 슬레이브 및 상기 마스터 콘트롤러와 상기 각 복수의 슬레이브를 연결하는 연결부를 포함하는 것을 특징으로 한다.
상기 연결부는 상기 각 슬레이브가 구별되도록 마련된 논리 회로 또는 디코더에 의하여 상기 신호를 전달하는 것이 바람직하다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 메모리 인식 장치에 대해 상세히 설명한다.
도 2는 본 발명에 의한 메모리 인식 장치의 일 실시예를 블록도로 도시한 것으로서, 상기 메모리 인식 장치는 제1 슬레이브(200), 제2 슬레이브(201), 마스터 콘트롤러(210) 및 전원 제어부(220)를 포함하여 이루어진다.
본 발명에 의한 메모리 인식 장치에서 사용되는 I2C 버스는 VCC, SCL, SDA 및 GND 등의 신호로 이루어진다. 여기서, VCC는 EEPROM인 각 슬레이브의 구동에 필요한 전원을 공급하고, SCL은 마스터 콘트롤러와 슬레이브의 동기를 위한 클럭이며, SDA는 도 1c에 도시된 바와 같은 I2C 인터페이스의 데이터 라인이고, GND는 그라운드(ground)이다.
제1 슬레이브(200) 및 제2 슬레이브(201)는 EEPROM으로써 마스터 콘트롤러 (210)에 의하여 제어되고, VCC 입력단, SCL 입력단, SDA 입력단 및 GND 입력단을 구비한다. 여기서, 제1 슬레이브(200)와 제2 슬레이브(201)는 A0, A1, A2를 통해서 000 에 해당하는 서로 동일한 어드레스를 갖는 EEPROM이다.
마스터 콘트롤러(210)는 I2C 인터페이스를 제어하고, VCC 출력단, SCL 출력단, SDA 출력단, GND 출력단 및 CS 출력단을 구비한다. 여기서, 마스터 콘트롤러(210)는 제1 슬레이브(200) 및 제2 슬레이브(201)에 VCC 출력단을 통하여 전원을 공급하고, 마스터 콘트롤러(210)에 연결된 제1 슬레이브(200) 또는 제2 슬레이브(201)에서 특정 슬레이브를 선택하는 CS(chip select) 신호를 출력한다.
전원 제어부(220)는 마스터 콘트롤러(210)로부터 출력되는 CS 신호에 응답하여 마스터 콘트롤러(210)로부터 VCC 신호선에 의하여 각 슬레이브에 공급되는 전원을 제어한다. 여기서, 전원 제어부(220)는 제1 스위치(221), 제2 스위치(222) 및 스위치 제어부(225)를 포함하여 이루어진다.
제1 스위치(221)는 마스터 콘트롤러(210)의 VCC 출력단에서 제1 슬레이브(200)의 VCC 입력단으로 VCC 신호를 전달하는 VCC 신호선에 구비되어 스위칭함으로써 단속한다.
제2 스위치(222)는 마스터 콘트롤러(210)의 VCC 출력단에서 제2 슬레이브(205)의 VCC 입력단으로 VCC 신호를 전달하는 VCC 신호선에 구비되어 스위칭함으로써 단속한다.
스위칭 제어부(225)는 CS 신호에 응답하여 제1 스위치(221) 및 제2 스위치(222)의 단속을 제어한다. 여기서, 스위치 제어부(225)는 제1 스위치(221) 또는 제2 스위치(222) 중에서 CS 신호에 의하여 선택된 슬레이브에 연결된 스위치만 접속되도록 제어한다.
스위치 제어부(225)는 CS 신호를 제1 스위치(221)에 직접 전달하지만 제2 스위치(222)에는 인버터(inverter)를 통하여 전달하여 CS 신호에 의해 선택된 슬레이브만 연결되도록 제1 스위치(221) 및 제2 스위치(222)를 제어한다. 이에 의하여 마스터 콘트롤러(210)는 선택된 슬레이브만을 식별하여 통신이 가능하다. 예를 들어, 마스터 콘트롤러(210)에서 로우(low) 레벨에 해당하는 CS 신호를 출력한 경우, 제1 스위치(221)에는 로우 레벨의 신호가 전달되고 제2 스위치(222)에는 인버터에 의해 하이(high) 레벨의 신호가 전달되어 제1 스위치(221)는 단락되지만 제2 스위치(222)는 접속된다. 이에 의하여 마스터 콘트롤러(210)는 제2 슬레이브(205)만 인식하여 통신한다.
도 3은 본 발명에 의한 메모리 인식 장치의 일 실시예를 블록도로 도시한 것으로서, 메모리 인식 장치는 제1 슬레이브(200), 제2 슬레이브(201), 마스터 콘트롤러(210) 및 연결부(300)를 포함하여 이루어진다.
본 발명에 의한 메모리 인식 장치에서 사용되는 I2C 버스는 VCC, SCL, SDA 및 GND 등의 신호로 이루어진다. 여기서, VCC는 EEPROM인 각 슬레이브의 구동에 필요한 전원을 공급하고, SCL은 마스터 콘트롤러와 슬레이브의 동기를 위한 클럭이며, SDA는 도 1c에 도시된 바와 같은 I2C 인터페이스의 데이터 라인이고, GND는 그라운드이다.
제1 슬레이브(200) 및 제2 슬레이브(201)는 EEPROM으로써 마스터 콘트롤러 (210)에 의하여 제어되고, CS 신호를 구동에 필요한 전원으로 마스터 콘트롤러(210)로부터 공급받으며, VCC 입력단, SCL 입력단, SDA 입력단 및 GND 입력단을 구비한다. 여기서, 제1 슬레이브(200)와 제2 슬레이브(201)는 A0, A1, A2를 통해서 000 에 해당하는 동일한 어드레스를 갖는 EEPROM이다.
마스터 콘트롤러(210)는 I2C 인터페이스를 제어하고, VCC 출력단, SCL 출력단, SDA 출력단, GND 출력단 및 CS 출력단을 구비한다. 여기서, 마스터 콘트롤러(210)는 마스터 콘트롤러(210)에 연결된 제1 슬레이브(200) 또는 제2 슬레이브(201)에서 특정 슬레이브를 선택하는 CS 신호를 출력한다.
연결부(300)는 도 2에 도시된 바와 같이 마스터 콘트롤러(210)의 VCC 출력단과 슬레이브의 VCC 입력단을 연결하지 않고, 마스터 콘트롤러(210)의 CS 출력단과 각 슬레이브의 VCC 입력단을 연결한다. 이에 의하여 제1 슬레이브(200) 및 제2 슬레이브(201)는 마스터 콘트롤러(210)에서 출력되는 CS 신호를 구동에 필요한 전원으로 사용한다.
여기서, 연결부(300)는 마스터 콘트롤러(210)의 CS 출력단과 제1 슬레이브(200)의 VCC 입력단을 직접 연결하고, 마스터 콘트롤러(210)의 CS 출력단과 제2 슬레이브(201)의 VCC 입력단을 인버터를 통하여 연결한다. 이에 의하여 마스터 콘트롤러(210)에서 선택된 슬레이브만을 마스터 콘트롤러(210)에서 인식하여 통신한다. 예를 들어, 마스터 슬레이브(210)에서 하이 레벨에 해당하는 CS 신호를 출력한 경우, 제1 슬레이브(200)에는 하이 레벨의 신호가 전달되고 제2 슬레이브(201)에는 인버터에 의하여 로우 레벨의 신호가 전달되므로 제1 슬레이브(200)에만 전원이 공 급되고 제2 슬레이브(201)에는 전원이 공급되지 않는다. 이에 의하여 마스터 콘트롤러(210)는 제1 슬레이브(200)만 인식하여 통신한다.
도 2에 도시된 실시예에서 스위치를 제거하여 부품의 개수를 줄이고 구성요소가 연결을 단순화함으로써 생산 비용을 절감하고 오작동의 가능성을 줄여서 I2C 통신의 신뢰도를 향상시킨다. 또한, 슬레이브가 마스터 콘트롤러와 원 거리에 마련된 경우 긴 길이의 신호선이 요구되어 신호선을 적게 사용함으로써 재료비를 절감하고 I2C 통신의 신뢰도를 증가시킨다.
도 4는 본 발명에 의한 메모리 인식 장치의 일 실시예를 블록도로 도시한 것으로서, 상기 메모리 인식 장치는 제1 내지 제8 슬레이브(200 내지 207), 마스터 콘트롤러(400) 및 전원 제어부(410)를 포함하여 이루어진다.
제1 내지 제8 슬레이브(200 내지 207)는 EEPROM으로써 마스터 콘트롤러(400)에 의하여 제어되고, VCC 입력단, SCL 입력단, SDA 입력단 및 GND 입력단을 구비한다. 여기서, 제1 내지 제8 슬레이브(200 내지 207)는 A0, A1, A2를 통해서 000 에 해당하는 동일한 어드레스를 갖는 EEPROM이다.
마스터 콘트롤러(400)는 I2C 인터페이스를 제어하고, VCC 출력단, SCL 출력단, SDA 출력단, GND 출력단, CS 0 출력단, CS 1 출력단 및 CS 2 출력단을 구비한다. 여기서, 마스터 콘트롤러(400)는 마스터 콘트롤러(400)에 연결된 제1 내지 제8 슬레이브(200 내지 207)에서 특정 슬레이브를 선택하는 CS 0 신호, CS 1 신호 및 CS 2 신호를 출력한다.
전원 제어부(410)는 마스터 콘트롤러(400)로부터 출력되는 CS 0 신호, CS 1 신호 및 CS 2 신호에 응답하여 마스터 콘트롤러(400)로부터 VCC 신호선에 의하여 각 슬레이브에 공급되는 전원을 제어한다. 여기서, 전원 제어부(420)는 제1 내지 제8 스위치(421 내지 428) 및 스위치 제어부(429)를 포함하여 이루어진다.
제1 내지 제8 스위치(421 내지 428)는 마스터 콘트롤러(400)의 VCC 출력단에서 각 제1 내지 제8 스위치(421 내지 428)의 VCC 입력단으로 VCC 신호를 전달하는 VCC 신호선에 구비되어 스위칭함으로써 단속한다.
스위칭 제어부(429)는 CS 0 신호, CS 1 신호 및 CS 2 신호에 응답하여 제1 내지 제8 스위치(421 내지 428)의 단속을 제어한다. 여기서, 스위치 제어부(429)는 제1 내지 제8 스위치(421 내지 428) 중에서 CS 0 신호, CS 1 신호 및 CS 2 신호에 의하여 선택된 슬레이브에 연결된 스위치만 접속되도록 제어한다.
스위치 제어부(429)는 도 4에 도시된 바와 같이 복수의 앤드 게이트 및 인버터 등을 구비하여 배열된 논리 회로를 통하여 CS 0 신호, CS 1 신호 및 CS 2 신호를 전달하여 선택된 슬레이브만 연결되도록 제1 내지 제8 스위치(421 내지 428)를 제어한다. 이에 의하여 마스터 콘트롤러(400)는 선택된 슬레이브만 식별하여 통신이 가능하다. 예를 들어, 마스터 콘트롤러(400)에서 CS 0 신호를 로우 레벨로, CS 1 신호를 하이 레벨로, CS 2 신호를 하이 레벨로 출력한 경우, 제1 내지 제3 스위치(421 내지 423) 및 제5 내지 제8 스위치(425 내지 428)은 단락되지만 제4 스위치(424)만 접속된다. 이에 의하여 마스터 콘트롤러(210)는 제4 슬레이브(203)만 인식하여 통신한다.
도 4에서 도시된 바와 같이 CS 1, CS 2 및 CS 3에 의하여 8개의 슬레이브만 을 마스터 콘트롤러와 연결하여 통신할 수 있는 것이 아니라 CS 1, CS 2, ... 및 CS N 등의 N개의 CS 신호를 사용하고 연결부(610)에서 복수의 앤드 게이트 및 인버터 등이 배열된 논리 회로를 마련하여
Figure 112006002254430-pat00001
개의 스위치를 구비하여 제어함으로써 슬레이브를
Figure 112006002254430-pat00002
개 구비하여 실시할 수 있다.
도 5는 본 발명에 의한 메모리 인식 장치의 일 실시예를 블록도로 도시한 것으로서, 메모리 인식 장치는 제1 내지 제8 슬레이브(200 내지 207), 마스터 콘트롤러(500) 및 전원제어부(520)를 포함하여 이루어진다.
제1 내지 제8 슬레이브(200 내지 207)는 EEPROM으로써 마스터 콘트롤러(500)에 의하여 제어되고, VCC 입력단, SCL 입력단, SDA 입력단 및 GND 입력단을 구비한다. 여기서, 제1 내지 제8 슬레이브(200 내지 207)는 A0, A1, A2를 통해서 000 에 해당하는 동일한 어드레스를 갖는 EEPROM이다.
마스터 콘트롤러(500)는 I2C 인터페이스를 제어하고, VCC 출력단, SCL 출력단, SDA 출력단, GND 출력단, CS 0 출력단, CS 1 출력단 및 CS 2 출력단을 구비한다. 여기서, 마스터 콘트롤러(500)는 마스터 콘트롤러(500)에 연결된 제1 내지 제8 슬레이브(200 내지 207)에서 특정 슬레이브를 선택하는 CS 0 신호, CS 1 신호 및 CS 2 신호를 출력한다.
전원 제어부(520)는 마스터 콘트롤러(500)로부터 출력되는 CS 0 신호, CS 1 신호 및 CS 2 신호에 응답하여 마스터 콘트롤러(500)로부터 VCC 신호선에 의하여 각 슬레이브에 공급되는 전원을 제어한다. 여기서, 전원 제어부(520)는 제1 내지 제8 스위치(521 내지 528) 및 스위치 제어부(529)를 포함하여 이루어진다.
제1 내지 제8 스위치(521 내지 528)는 마스터 콘트롤러(500)의 VCC 출력단에서 각 제1 내지 제8 스위치(521 내지 528)의 VCC 입력단으로 VCC 신호를 전달하는 VCC 신호선에 구비되어 스위칭함으로써 단속한다.
스위칭 제어부(529)는 CS 0 신호, CS 1 신호 및 CS 2 신호에 응답하여 제1 내지 제8 스위치(521 내지 528)의 단속을 제어한다. 여기서, 스위치 제어부(529)는 제1 내지 제8 스위치(521 내지 528) 중에서 CS 0 신호, CS 1 신호 및 CS 2 신호에 의하여 선택된 슬레이브에 연결된 스위치만 접속되도록 제어한다.
스위치 제어부(529)는 3 to 8 디코더(530, decoder)를 구비하여 배열된 논리 회로를 통하여 CS 0 신호, CS 1 신호 및 CS 2 신호를 전달하여 선택된 슬레이브만 연결되도록 제1 내지 제8 스위치(521 내지 528)를 제어한다. 이에 의하여 마스터 콘트롤러(500)는 선택된 슬레이브만 식별하여 통신이 가능하다. 예를 들어, 마스터 콘트롤러(500)에서 CS 0 신호를 하이 레벨로, CS 1 신호를 로우 레벨로, CS 2 신호를 로우 레벨로 출력한 경우, 제1 내지 제4 스위치(521 내지 524) 및 제6 내지 제8 스위치(526 내지 528)은 단락되지만 제5 스위치(525)만 접속된다. 이에 의하여 마스터 콘트롤러(210)는 제5 슬레이브(504)만 인식하여 통신한다.
도 5에서 도시된 바와 같이 CS 1, CS 2 및 CS 3에 의하여 8개의 슬레이브만을 마스터 콘트롤러와 연결하여 통신할 수 있는 것이 아니라 CS 1, CS 2, ... 및 CS N 등의 N개의 CS 신호를 사용하고 연결부(610)에 N to
Figure 112006002254430-pat00003
디코더를 구비하여
Figure 112006002254430-pat00004
개의 스위치를 제어함으로써 슬레이브를
Figure 112006002254430-pat00005
개 구비하여 실시할 수 있다.
도 6은 본 발명에 의한 메모리 인식 장치의 일 실시예를 블록도로 도시한 것으로서, 메모리 인식 장치는 제1 내지 제8 슬레이브(200 내지 207), 마스터 콘트롤러(600) 및 연결부(610)를 포함하여 이루어진다.
제1 내지 제8 슬레이브(200 내지 207)는 EEPROM으로써 마스터 콘트롤러(600)에 의하여 제어되고, CS0 신호, CS1 신호 및 CS2 신호를 구동에 필요한 전원으로 마스터 콘트롤러(600)로부터 공급받으며, VCC 입력단, SCL 입력단, SDA 입력단 및 GND 입력단을 구비한다. 여기서, 제1 내지 제8 슬레이브(200 내지 207)는 A0, A1, A2를 통해서 000 에 해당하는 동일한 어드레스를 갖는 EEPROM이다.
마스터 콘트롤러(600)는 I2C 인터페이스를 제어하고, VCC 출력단, SCL 출력단, SDA 출력단, GND 출력단, CS0 출력단, CS1 출력단 및 CS2 출력단을 구비한다. 여기서, 마스터 콘트롤러(600)는 마스터 콘트롤러(600)에 연결된 제1 내지 제8 슬레이브(200 내지 207)에서 특정 슬레이브를 선택하는 CS 0 출력단, CS 1 출력단 및 CS 2 출력단을 출력한다.
연결부(610)는 도 2와 같이 마스터 콘트롤러(600)의 VCC 출력단과 슬레이브의 VCC 입력단을 연결하지 않고, 마스터 콘트롤러(600)의 CS0 출력단, CS1 출력단 및 CS2 출력단과 각 슬레이브의 VCC 입력단을 연결한다. 이에 의하여 제1 내지 제8 슬레이브(200 내지 207)는 마스터 콘트롤러(600)에서 출력되는 CS 0 신호, CS 1 신호 및 CS 2 신호를 구동에 필요한 전원으로 사용한다.
여기서, 연결부(610)는 도 6에 도시된 바와 같이 복수의 앤드 게이트와 인버터 등을 구비하여 배열된 논리 회로를 통하여 마스터 콘트롤러(600)와 제1 내지 제8 슬레이브(200 내지 207)를 연결한다. 이에 의하여 마스터 콘트롤러(600)에서 선택된 슬레이브만을 마스터 콘트롤러(600)에서 인식하여 통신한다. 예를 들어, 마스터 슬레이브(600)에서 로우 레벨에 해당하는 CS 0 신호, 하이 레벨에 해당하는 CS 1 신호 및 로우 레벨에 해당하는 CS 2 신호를 출력한 경우, 연결부(610)에 배열된 앤드 게이트 및 인버터에 의하여 제3 슬레이브(202)에는 하이 레벨의 신호가 전달되고 제1, 제2 및 제4 내지 제8 슬레이브(200, 201 및 203 내지 207)에는 로우 레벨의 신호가 전달되므로 제3 슬레이브(202)에만 전원이 공급되고 제1, 제2 및 제4 내지 제8 슬레이브(200, 201 및 203 내지 207)에는 전원이 공급되지 않는다. 이에 의하여 마스터 콘트롤러(600)는 제3 슬레이브(202)만 인식하여 통신한다.
이에 의하여 마스터 콘트롤러(600)는 CS 0이 로우 레벨, CS 1이 로우 레벨, CS 2가 로우 레벨일 경우 제1 슬레이브(200)만 인식하여 통신하고, CS 0이 로우 레벨, CS 1이 로우 레벨, CS 2이 하이 레벨일 경우 제2 슬레이브(201)만 인식하여 통신하며, CS 0이 로우 레벨, CS 1이 하이 레벨, CS 2이 로우 레벨일 경우 제3 슬레이브(202)만 인식하여 통신하고, CS 0이 로우 레벨, CS 1이 하이 레벨, CS 2이 하이 레벨일 경우 제4 슬레이브(203)만 인식하여 통신하며, CS 0이 하이 레벨, CS 1이 로우 레벨, CS 2가 로우 레벨일 경우 제5 슬레이브(204)만 인식하여 통신하고, CS 0이 하이 레벨, CS 1이 로우 레벨, CS 2가 하이 레벨일 경우 제6 슬레이브(205)만 인식하여 통신하며, CS 0이 하이 레벨, CS 1이 하이 레벨, CS 2가 로우 레벨일 경우 제7 슬레이브(206)만 인식하여 통신하고, CS 0이 하이 레벨, CS 1이 하이 레벨, CS 2가 하이 레벨일 경우 제8 슬레이브(207)만 인식하여 통신한다.
도 6에서 도시된 바와 같이 CS 1, CS 2 및 CS 3에 의하여 8개의 슬레이브만을 마스터 콘트롤러와 연결하여 통신할 수 있는 것이 아니라 CS 1, CS 2, ... 및 CS N 등의 N개의 CS 신호를 사용하고 연결부(610)에 복수의 앤드 게이트 및 인버터 등이 구비된 논리 회로를 마련함으로써 슬레이브를
Figure 112006002254430-pat00006
개 구비하여 실시할 수 있다.
도 7은 본 발명에 의한 메모리 인식 장치의 일 실시예를 블록도로 도시한 것으로서, 메모리 인식 장치는 제1 내지 제8 슬레이브(200 내지 207), 마스터 콘트롤러(700) 및 연결부(710)를 포함하여 이루어진다.
제1 내지 제8 슬레이브(200 내지 207)는 EEPROM으로써 마스터 콘트롤러(700)에 의하여 제어되고, CS 0 신호, CS 1 신호 및 CS 2 신호를 구동에 필요한 전원으로 마스터 콘트롤러(700)로부터 공급받으며, VCC 입력단, SCL 입력단, SDA 입력단 및 GND 입력단을 구비한다. 여기서, 제1 내지 제8 슬레이브(200 내지 207)는 A0, A1, A2를 통해서 000 에 해당하는 동일한 어드레스를 갖는 EEPROM이다.
마스터 콘트롤러(700)는 I2C 인터페이스를 제어하고, VCC 출력단, SCL 출력단, SDA 출력단, GND 출력단, CS 0 출력단, CS 1 출력단 및 CS 2 출력단을 구비한다. 여기서, 마스터 콘트롤러(700)는 마스터 콘트롤러(700)에 연결된 제1 내지 제8 슬레이브(200 내지 207)에서 특정 슬레이브를 선택하는 CS 0 출력단, CS 1 출력 단 및 CS 2 출력단을 출력한다.
연결부(710)는 도 2와 같이 마스터 콘트롤러(700)의 VCC 출력단과 슬레이브의 VCC 입력단을 연결하지 않고, 마스터 콘트롤러(700)의 CS 0 출력단, CS 1 출력단 및 CS 2 출력단과 각 슬레이브의 VCC 입력단을 연결한다. 이에 의하여 제1 내지 제8 슬레이브(200 내지 207)는 마스터 콘트롤러(700)에서 출력되는 CS 0 신호, CS 1 신호 및 CS 2 신호를 구동에 필요한 전원으로 사용한다.
여기서, 연결부(710)는 도 7에 도시된 바와 같이 3 to 8 디코더(720)를 구비하여 마스터 콘트롤러(700)와 제1 내지 제8 슬레이브(200 내지 207)를 연결한다. 이에 의하여 마스터 콘트롤러(700)에서 선택된 슬레이브만을 마스터 콘트롤러(700)에서 인식하여 통신한다. 예를 들어, 마스터 슬레이브(700)에서 로우 레벨에 해당하는 CS 0 신호, 하이 레벨에 해당하는 CS1 신호 및 로우 레벨에 해당하는 CS2 신호를 출력한 경우, 연결부(710)에 구비된 3 to 8 디코더(720)에 의하여 제3 슬레이브(202)에는 하이 레벨의 신호가 전달되고 제1, 제2 및 제4 내지 제7 슬레이브(200, 201 및 203 내지 206)에는 로우 레벨의 신호가 전달되므로 제3 슬레이브(202)에만 전원이 공급되고 제1, 제2 및 제4 내지 제7 슬레이브(200, 201 및 203 내지 206)에는 전원이 공급되지 않는다. 이에 의하여 마스터 콘트롤러(700)는 제3 슬레이브(202)만 인식하여 통신한다.
이에 의하여 마스터 콘트롤러(700)는 CS 0이 로우 레벨, CS 1이 로우 레벨, CS 2가 로우 레벨일 경우 제1 슬레이브(200)만 인식하여 통신하고, CS 0이 로우 레벨, CS 1이 로우 레벨, CS 2이 하이 레벨일 경우 제2 슬레이브(201)만 인식하여 통 신하며, CS 0이 로우 레벨, CS 1이 하이 레벨, CS 2가 로우 레벨일 경우 제3 슬레이브(202)만 인식하여 통신하고, CS 0이 로우 레벨, CS 1이 하이 레벨, CS 2가 하이 레벨일 경우 제4 슬레이브(203)만 인식하여 통신하며, CS 0이 하이 레벨, CS 1이 로우 레벨, CS 2가 로우 레벨일 경우 제5 슬레이브(204)만 인식하여 통신하고, CS 0이 하이 레벨, CS 1이 로우 레벨, CS 2가 하이 레벨일 경우 제6 슬레이브(205)만 인식하여 통신하며, CS 0이 하이 레벨, CS 1이 하이 레벨, CS 2가 로우 레벨일 경우 제7 슬레이브(206)만 인식하여 통신하고, CS 0이 하이 레벨, CS 1이 하이 레벨, CS 2가 하이 레벨일 경우 제8 슬레이브(207)만 인식하여 통신한다.
도 7에서 도시된 바와 같이 CS 1, CS 2 및 CS 3에 의하여 8개의 슬레이브만을 마스터 콘트롤러와 연결하여 통신할 수 있는 것이 아니라 CS 1, CS 2, ... 및 CS N의 N개의 CS 신호를 사용하고 연결부(710)에 N to
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디코더를 구비함으로써 슬레이브를
Figure 112006002254430-pat00008
개 구비하여 실시할 수 있다.
이러한 본원 발명인 메모리 인식 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
본 발명에 의한 메모리 인식 장치에 의하면, 동일한 고정 어드레스를 갖는 복수의 슬레이브에서 특정 슬레이브를 선택하는 신호를 출력하여 선택된 소정의 슬레이브에만 전원이 공급되도록 제어함으로써 선택된 슬레이브를 인식한다.
이렇게 함으로써 동일한 고정 어드레스를 갖는 복수의 슬레이브를 구비함으로써 생산 비용이 절감되며, 생산 과정에 있어서 복잡성을 경감시키고, 메모리가 포함된 소모품을 사용하는 기기 내부에서 소모품에 대한 관리가 용이한 효과를 거둘 수 있다. 또한, 기존의 표준 인터페이스인 I2C 인터페이스 버스를 변경하지 않고도 동일한 고정 어드레스를 사용할 수 있는 효과를 거둘 수 있다.

Claims (7)

  1. 동일한 어드레스를 갖는 복수의 슬레이브;
    상기 각 슬레이브에 전원을 공급하고, 소정의 슬레이브를 선택하는 신호를 출력하는 마스터 콘트롤러; 및
    상기 신호에 응답하여 상기 마스터 콘트롤러로부터 상기 각 슬레이브에 공급되는 전원을 제어하는 전원 제어부를 포함하는 것을 특징으로 하는 메모리 인식 장치.
  2. 제1항에 있어서, 상기 전원 제어부는
    상기 신호에 의하여 선택된 슬레이브에만 전원이 공급되도록 제어하는 것을 특징으로 하는 메모리 인식 장치.
  3. 제1항에 있어서, 상기 전원 제어부는
    상기 마스터 콘트롤러와 상기 각 슬레이브를 연결하여 상기 공급되는 전원을 전달하는 선에 구비된 스위치; 및
    상기 신호에 응답하여 상기 각 스위치를 제어하는 스위치 제어부를 포함하는 것을 특징으로 하는 메모리 인식 장치.
  4. 제3항에 있어서, 상기 스위치 제어부는
    상기 신호에 의하여 상기 선택된 슬레이브에 연결된 스위치만 접속되도록 제 어하는 것을 특징으로 하는 메모리 인식 장치.
  5. 제3항에 있어서, 상기 스위치 제어부는
    논리 회로 또는 디코더(decoder)에 의하여 상기 신호를 상기 각 스위치에 전달하는 것을 특징으로 하는 메모리 인식 장치.
  6. 소정의 슬레이브를 선택하는 신호를 출력하는 마스터 콘트롤러;
    동일한 어드레스를 갖고 상기 신호를 전원으로 공급받는 복수의 슬레이브; 및
    상기 신호에 응답하여 상기 마스터 콘트롤러가 선택한 상기 소정의 슬레이브와 상기 마스터 콘트롤러를 연결하는 연결부를 포함하는 것을 특징으로 하는 메모리 인식 장치.
  7. 제6항에 있어서, 상기 연결부는
    상기 각 슬레이브가 구별되도록 마련된 논리 회로 또는 디코더에 의하여 상기 신호를 전달하는 것을 특징으로 하는 메모리 인식 장치.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI407316B (zh) * 2008-03-12 2013-09-01 Inventec Corp 解決具有相同定址位址之兩ｉ2ｃ從屬裝置間產生衝突的裝置
CN101533380A (zh) * 2008-03-12 2009-09-16 鸿富锦精密工业（深圳）有限公司 多设备连接***
US20090319708A1 (en) * 2008-06-19 2009-12-24 Yu-Ping Ho Electronic system and related method with time-sharing bus
US9122809B2 (en) * 2008-07-01 2015-09-01 Hewlett-Packard Development Company, L.P. Segmenting bus topology
KR101501467B1 (ko) * 2008-10-01 2015-03-12 삼성전자주식회사 현상기 장착 상태를 체크하는 화상형성장치 및 그 방법
US20100312934A1 (en) * 2009-06-05 2010-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Multi-Protocol Bus Communications
CN101763331B (zh) * 2010-01-18 2014-04-09 中兴通讯股份有限公司 一种实现i2c总线控制的***及方法
TWI474179B (zh) * 2010-04-28 2015-02-21 Hon Hai Prec Ind Co Ltd 多設備連接系統
EP2564322A4 (en) * 2010-04-30 2017-03-08 Hewlett-Packard Enterprise Development LP Management data transfer between processors
CN101853000B (zh) * 2010-06-02 2012-05-23 珠海赛纳打印科技股份有限公司 一带多成像盒芯片、使用该芯片的方法、成像***及成像盒
TWI404331B (zh) * 2010-06-09 2013-08-01 Hon Hai Prec Ind Co Ltd 數位介面感測裝置
TWI403908B (zh) * 2010-06-09 2013-08-01 Hon Hai Prec Ind Co Ltd 數位介面感測裝置
CN102081586A (zh) * 2011-01-25 2011-06-01 鸿富锦精密工业（深圳）有限公司 多i2c插槽电路***及传送i2c信号的方法
JP2013257465A (ja) * 2012-06-13 2013-12-26 Sumitomo Electric Ind Ltd 光トランシーバ
CN103530261A (zh) * 2013-10-30 2014-01-22 广东威创视讯科技股份有限公司 一种访问多个具有相同i2c地址从机的电路和管理方法
KR102187781B1 (ko) * 2013-12-09 2020-12-08 삼성디스플레이 주식회사 I2c 라우터 시스템
US9658644B2 (en) * 2014-10-06 2017-05-23 S-Printing Solution Co., Ltd. CRUM unit mountable in consumable unit of image forming apparatus and image forming apparatus using the same
CN106598891B (zh) * 2015-10-15 2021-04-30 恩智浦美国有限公司 集成电路间i2c总线***中的从设备报警信号
KR20190121611A (ko) 2018-04-18 2019-10-28 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 화상 형성 장치에 장착 가능한 crum 유닛, 및 이를 이용한 화상 형성 장치
JP6905499B2 (ja) * 2018-10-18 2021-07-21 矢崎総業株式会社 通信システム
PT3688601T (pt) 2018-12-03 2020-11-13 Hewlett Packard Development Co Conjunto de circuitos lógicos
WO2021015736A1 (en) * 2019-07-23 2021-01-28 Hewlett-Packard Development Company, L.P. Bus endpoint isolation
CN110491332A (zh) * 2019-09-30 2019-11-22 京东方科技集团股份有限公司 驱动器、显示装置及其使用方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07192478A (ja) * 1993-12-01 1995-07-28 Advanced Micro Devicds Inc メモリアレイ内のメモリセルによって記憶される複数個の可能な状態における１つの状態を定めるための基準、メモリ、アレイセルのしきい値電圧を読出すのに用いられる複数個の基準セルをプログラムするための装置、ｎ個の基準セルをプログラムする方法、およびアレイセルを読出す方法
JPH08263368A (ja) * 1995-03-28 1996-10-11 Nec Shizuoka Ltd 情報処理装置
KR20010102793A (ko) * 2000-05-08 2001-11-16 김현두 부팅 드라이브 선택이 가능한 장치 및 이 장치를 포함하는컴퓨터 시스템
KR20020002557A (ko) * 2000-06-30 2002-01-10 박종섭 메모리 어드레스 맵의 재배치가 가능한 컴퓨터 시스템
US20040215857A1 (en) 2003-04-24 2004-10-28 Nec Corporation Multiprocessor system

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0884154A (ja) 1994-09-13 1996-03-26 Sony Corp バスラインシステム
US5892933A (en) * 1997-03-31 1999-04-06 Compaq Computer Corp. Digital bus
US6728811B2 (en) * 1998-03-23 2004-04-27 Hitachi, Ltd. Input/output device for connection and disconnection of active lines
JP2000165420A (ja) 1998-11-30 2000-06-16 Nec Kofu Ltd バスシステム
US7032051B2 (en) * 2000-12-11 2006-04-18 Linear Technology Corp. Methods and circuitry for interconnecting data and clock busses of live backplane circuitry and input/output card circuitry, and methods and circuitry for isolating capacitanes of a live backplane from the capacitanes of at least one input/output card
US6351618B1 (en) * 2000-12-20 2002-02-26 Xerox Corporation Method of using a security system for replaceable cartridges for printing machines
JP3949429B2 (ja) 2001-11-05 2007-07-25 シャープ株式会社 Ｉｉｃバス制御システム
JP2003242048A (ja) 2002-02-14 2003-08-29 Hitachi Ltd バスシステム
US6944695B1 (en) * 2002-03-25 2005-09-13 Hewlett-Packard Development Company, L.P. Method and apparatus for connecting devices to a bus
US7391788B2 (en) * 2002-11-01 2008-06-24 Broadcom Corporation Method and system for a three conductor transceiver bus
US7206878B2 (en) * 2003-01-08 2007-04-17 International Business Machines Corporation Voltage level bus protocol for transferring data
CN1267828C (zh) * 2003-04-01 2006-08-02 智邦科技股份有限公司 使用集成电路间总线为接口的电子***及其数据传输方法
JP2005234932A (ja) * 2004-02-20 2005-09-02 Oki Electric Ind Co Ltd マトリックス状バス接続システムとその低電力方法
WO2005106689A1 (en) * 2004-04-29 2005-11-10 Koninklijke Philips Electronics N.V. Bus system for selectively controlling a plurality of identical slave circuits connected to the bus and method therefore
US7401222B2 (en) * 2004-12-16 2008-07-15 Xerox Corporation Method of authentication of memory device and device therefor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07192478A (ja) * 1993-12-01 1995-07-28 Advanced Micro Devicds Inc メモリアレイ内のメモリセルによって記憶される複数個の可能な状態における１つの状態を定めるための基準、メモリ、アレイセルのしきい値電圧を読出すのに用いられる複数個の基準セルをプログラムするための装置、ｎ個の基準セルをプログラムする方法、およびアレイセルを読出す方法
JPH08263368A (ja) * 1995-03-28 1996-10-11 Nec Shizuoka Ltd 情報処理装置
KR20010102793A (ko) * 2000-05-08 2001-11-16 김현두 부팅 드라이브 선택이 가능한 장치 및 이 장치를 포함하는컴퓨터 시스템
KR20020002557A (ko) * 2000-06-30 2002-01-10 박종섭 메모리 어드레스 맵의 재배치가 가능한 컴퓨터 시스템
US20040215857A1 (en) 2003-04-24 2004-10-28 Nec Corporation Multiprocessor system

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Publication number Publication date
CN104915317A (zh) 2015-09-16
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