KR100772254B1 - 병렬 구조를 이용한 다층 메탈 배선의 구조 및 형성 방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 231
- 239000002184 metal Substances 0.000 title claims abstract description 231
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 35
- 229910052718 tin Inorganic materials 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 15
- 229910016570 AlCu Inorganic materials 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 13
- 101000864342 Homo sapiens Tyrosine-protein kinase BTK Proteins 0.000 description 2
- 102100029823 Tyrosine-protein kinase BTK Human genes 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000001652 electrophoretic deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229920001345 ε-poly-D-lysine Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
본 발명은 마스크 수를 줄여 공정을 단순화할 수 있는 반도체소자의 다층 메탈 배선의 구조 및 형성 방법을 제공하기 위한 것으로, 본 발명의 다층 메탈 배선의 형성 방법은 복수의 제1메탈 배선을 형성하는 단계와, 제1메탈 배선 상부에 제1층간 절연막을 형성하는 단계와, 제1층간 절연막 상에 제1메탈 배선 중 인접하는 2개를 포함하는 영역 상부의 해당 제1메탈 배선 2개당 하나씩 대응하는 면적을 갖는 제2메탈 배선을 형성하는 단계와, 제2메탈 배선 상부에 제2층간 절연막을 형성하는 단계와, 제2메탈 배선의 일부를 관통하여 제1메탈 배선 표면을 개방시키도록 제2층간 절연막과 제1층간 절연막을 식각하여 비아홀을 형성하는 단계와, 비아홀에 매립되는 제1비아를 형성하는 단계와, 제1비아 상에 제1비아를 통해 제1메탈 배선과 제2메탈 배선에 연결되는 제3메탈 배선을 형성하는 단계와, 제2메탈 배선과 제3메탈 배선에 연결되는 제2비아를 동시에 형성하는 단계와, 제2비아를 통해 제2메탈 배선과 제3메탈 배선을 병렬 연결하는 제4메탈 배선을 형성하는 단계를 포함한다.
메탈 배선, 비아, 비아 마스크, 비아홀, 병렬
Description
도 1은 종래 기술에 따른 다층 메탈 배선의 형성 방법을 도시한 도면,
도 2a 내지 도 2e는 본 발명의 일 실시 예에 따라 기판 상에 다층 메탈 배선을 형성하는 과정을 도시한 공정 순서도,
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따라 기판 상에 다층 메탈 배선을 형성하는 과정을 도시한 공정 순서도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 제1층간 절연막 22 : 제2층간 절연막
23 : 비아 마스크 24 : 제1비아홀
25 : 제1비아 26 : 제3층간 절연막
27 : 제2비아홀 28 : 제2비아
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 다층 메탈 배선의 구조 및 형성 방법에 관한 것이다.
통상적으로 다층 메탈 배선 형성시 하부 메탈 배선과 상부 메탈 배선을 연결할 때는 비아(Via)로 연결하는 기술을 사용하고 있다.
도 1은 종래 기술에 따른 다층 메탈 배선의 형성 방법을 도시한 도면이다.
도 1을 참조하면, 제1메탈 배선(M1)을 형성한 후에, 금속간 절연막(Inter Metal Dielectric, 11)을 증착하고, CMP(Chemical Mechanical Polishing)를 통해 평탄화한다.
이어서, 비아 마스크를 이용하여 금속간 절연막(IMD, 11)을 식각하여 제1메탈 배선(M1)의 표면을 개방시키는 비아홀(12)을 형성한다.
이어서, 비아홀(12) 내부를 채우는 제1비아(13)를 형성하고, 제1비아(13) 상에 제1비아(13)를 통해 제1메탈 배선(M1)과 연결되는 제2메탈 배선(M2)을 형성한다.
이어서, 제2메탈 배선(M2) 상에 금속간 절연막(14)을 증착하고, 제2비아홀(15) 및 제2비아홀(15)에 매립되는 제2비아(16)를 형성하며, 제2비아(16)에 연결되는 제3메탈 배선(M3)을 형성한다.
그러나, 도 1과 같은 다층 메탈 배선 공정은, 메탈 배선 마스크 수보다 하나가 적은 수의 비아 마스크가 필요로 하는 등 불필요한 공정과 마스크를 사용함으로써 반도체소자의 제조 경비를 과다하게 사용할 수밖에 없는 단점이 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 마스크 수를 줄여 공정을 단순화할 수 있는 반도체소자의 다층 메탈 배선의 구조 및 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 다층 메탈 배선의 구조는 제1메탈 배선 그룹, 제2메탈 배선 그룹 및 제3메탈 배선이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 다층 메탈 배선 구조로서, 상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 제1비아와, 상기 한쌍의 제1비아간을 연결하는 구조물 패턴과, 상기 구조물 패턴과 상기 제2메탈 배선 중 선택된 하나의 제2메탈 배선을 상기 제3메탈 배선에 연결하는 한쌍의 제2비아를 포함하는 것을 특징으로 한다.
또한 본 발명의 다층 메탈 배선의 형성 방법은 복수의 제1메탈 배선을 형성하는 단계와, 상기 제1메탈배선 상부에 제1층간 절연막을 형성하는 단계와, 상기 제1층간 절연막 상에 상기 제1메탈 배선 중 인접하는 2개를 포함하는 영역 상부의 해당 제1메탈 배선 2개당 하나씩 대응하는 면적을 갖는 제2메탈 배선을 형성하는 단계와, 상기 제2메탈 배선 상부에 제2층간 절연막을 형성하는 단계와, 상기 제2메탈 배선의 일부를 관통하여 상기 제1메탈 배선 표면을 개방시키도록 상기 제2층간 절연막과 제1층간 절연막을 식각하여 비아홀을 형성하는 단계와, 상기 비아홀에 매립되는 제1비아를 형성하는 단계와, 상기 제1비아 상에 상기 제1비아를 통해 제1메탈 배선과 제2메탈 배선에 연결되는 제3메탈 배선을 형성하는 단계와, 상기 제2메탈 배선과 제3메탈 배선에 연결되는 제2비아를 동시에 형성하는 단계와, 상기 제2비아를 통해 상기 제2메탈 배선과 제3메탈 배선을 병렬 연결하는 제4메탈 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시 예는, 다층 메탈배선 공정에 있어서 효과적인 방법으로 마스크의 수를 줄여 공정을 단순화하고, 효과적인 방법으로 메탈배선 공정을 구현하므로써 TR 조합을 보강하여 기능을 보완하는 기술이며, 이는 디자인측면에서도 새로운 방법으로 설계를 도입하는 기술이다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 다층 메탈배선의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, M1 메탈 증착 및 M1 식각을 통해 제1메탈 배선(M1)을 형성한다. 그리고 나서, 제1메탈 배선(M1)을 포함한 전면에 제1금속간 절연막(IMD1, 21)을 형성한 후, CMP 공정을 통해 평탄화시킨다.
이어서, 제1금속간 절연막(21) 상에 제2메탈 배선이 될 M2 메탈을 증착한다.
이어서, M2 식각을 진행하여 제1메탈 배선(M1) 중 인접하는 2개를 포함하는 영역 상부의 해당 제1메탈 배선 2개당 하나씩 대응하는 면적을 갖는 제2메탈 배선(M2)을 형성한다.
도 2b에 도시된 바와 같이, 제2메탈 배선(M2)을 포함한 전면에 제2금속간 절연막(22)을 형성한 후 CMP를 통해 평탄화한다.
이어서, 제2금속간 절연막(22) 상에 감광막을 도포한 후, 노광 및 현상으로 패터닝하여 비아 마스크(23)를 형성한다.
그리고 나서, 비아 마스크(23)를 식각 마스크로 이용한 비아 식각공정을 진 행하여 제1메탈 배선(M1)의 일부 표면을 개방시키는 제1비아홀(24)을 형성한다.
여기서, 비아 식각공정은 제2금속간 절연막(22), 제2메탈 배선(M2)의 일부분 및 제1금속간 절연막(21)을 순차적으로 식각한다. 즉, 비아 식각시 제2메탈 배선(M2)은 관통될 수 있다.
도 2c에 도시된 바와 같이, 비아 마스크(23)를 제거한 후, 금속막을 제1비아홀(24)에 채워 제1비아(Via1, 25)를 형성한다. 이때, 제1비아(25)는 제1메탈 배선(M1)의 상부 표면 일부와 제2메탈 배선(M2)의 관통된 부분을 연결하게 된다. 즉, 제1메탈 배선(M1)과 제2메탈 배선(M2)을 연결하는 역할을 한다.
위와 같이, 제1비아홀(24) 및 제1비아(25)를 형성하는 공정을 'Via1' 공정이라고 한다.
도 2d에 도시된 바와 같이, 제1비아(25)를 포함한 전면에 M3 메탈을 증착한 후 M3 식각을 진행하여 제1비아(25)에 연결되는 제3메탈 배선(M3)을 형성한다. 따라서, 제1비아(25)를 통해 제1 내지 제3 메탈 배선(M1∼M3)이 모두 동시에 연결된다. 이는 3층의 메탈 배선을 형성할 때 3번의 메탈 배선 마스크와 한번의 비아 마스크만을 사용하는 것을 의미하며, 즉, 제2메탈 배선(M2)과 제3메탈 배선(M3)을 연결하기 위한 Via2 공정을 생략해도 되어 공정이 단순해진다.
도 2e에 도시된 바와 같이, 제3메탈 배선을 포함한 전면에 제3층간 절연막(26)을 형성한 후, 비아 마스크, 제2비아홀(27) 식각 및 제2비아(Via2, 28)를 순차적으로 진행한다.
여기서, 제2비아(28)가 매립될 제2비아홀(27)은 제2메탈 배선(M2)과 제3메탈 배선(M3)에 동시에 형성하며, 제2메탈 배선(M2)에 연결되는 제2비아(28)와 제3메탈 배선(M3)에 연결되는 제2비아(28)를 한번의 공정으로 동시에 형성한다. 그리고, 제2비아홀(27)이 뚫리는 부분이 아래의 제2메탈 배선(M2) 및 제3메탈 배선(M3)의 메탈 층이므로 자연스럽게 이 메탈 층들이 EPD 역할을 하게된다.
이어서, 제2비아(28)를 통해 제2메탈 배선(M2)과 제3메탈 배선(M3)에 동시에 연결되는 제4메탈 배선(M4)을 형성한다. 따라서, 제2메탈 배선과 제3메탈 배선은 제4메탈 배선을 통해 병렬 연결된 구조가 된다.
한편, 제1비아(25) 및 제2비아(28)는 제품에서 요구되는 저항특성을 고려하여 텅스텐(W)으로 형성한다. 예를 들어, Ti/TiN/W, Ti/W, TiN/W, Ti/TiN/W/Ti, Ti/TiN/W/TiN 중에서 선택된 어느 하나를 사용한다.
그리고, 제1메탈 배선 내지 제4메탈 배선(M1∼M4)은 Ti/TiN/AlCu/Ti/TiN, TiN/AlCu/TiN, Ti/Al/Ti/TiN, Ti/TiN/AlCu/Ti 및 Ti/AlCu/Ti로 이루어진 그룹 중에서 선택된 어느 하나를 사용한다. 여기서, Ti, TiN은 배리어 메탈이다.
상술한 실시 예에 따르면, 제1메탈 배선과 제2메탈 배선 연결을 위한 비아 공정과 제2메탈 배선과 제3메탈 배선을 연결하기 위한 비아 공정을 1회의 비아 공정으로 진행한다. 즉, 제2메탈 배선과 제3메탈 배선을 연결하기 위한 비아 공정이 생략된다.
또한, 제2메탈 배선과 제3메탈 배선을 제2비아 및 제4메탈 배선을 통해 병렬 연결하고 있다. 즉, 제4메탈 배선 단독을 이용하여 제2메탈 배선과 제3메탈 배선을 연결하게 되며, 결국 제1메탈 배선(M1), 제2메탈 배선(M2) 및 제3메탈 배선 (M3)은 제4메탈 배선(M4) 하나를 이용하여 동시에 한꺼번에 연결되고 있다.
이처럼, 하나의 비아 공정만 진행하고, 제4메탈배선 단독을 이용하여 제2메탈 배선과 제3메탈 배선을 연결하므로, 제조 공정이 단순화되고, 메탈 배선 공정의 디자인상에서도 하나의 메탈(M4)로 M1 내지 M3 까지를 한꺼번에 연결할 수 있어 회로의 기능적인 측면에서 장점이 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시 예에 따른 다층 메탈배선의 형성 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, M1 메탈 증착 및 M1 식각을 통해 제1메탈 배선(M1)을 형성한다. 그리고 나서, 제1메탈 배선(M1)을 포함한 전면에 제1금속간 절연막(IMD1, 31)을 형성한 후, CMP 공정을 통해 평탄화시킨다.
이어서, 제1금속간 절연막(31) 상에 제2메탈 배선이 될 M2 메탈을 증착한다.
이어서, M2 식각을 진행하여 제1메탈 배선(M1) 중 인접하는 2개를 포함하는 영역 상부의 해당 제1메탈 배선 2개당 하나씩 대응하는 면적을 갖는 제2메탈 배선(M2)을 형성한다.
도 3b에 도시된 바와 같이, 제2메탈 배선(M2)을 포함한 전면에 제2금속간 절연막(22)을 형성한 후 CMP를 통해 평탄화한다.
이어서, 제2금속간 절연막(32) 상에 감광막을 도포한 후, 노광 및 현상으로 패터닝하여 비아 마스크(33)를 형성한다.
그리고 나서, 비아 마스크(33)를 식각 마스크로 이용한 비아 식각공정을 진행하여 제1메탈 배선(M1)의 일부 표면을 개방시키는 제1비아홀(34)을 형성한다.
여기서, 비아 식각공정은 제2금속간 절연막(32), 제2메탈 배선(M2)의 일부분 및 제1금속간 절연막(31)을 순차적으로 식각한다. 즉, 비아 식각시 제2메탈 배선(M2)은 관통될 수 있다.
도 3c에 도시된 바와 같이, 비아 마스크(33)를 제거한 후, 금속막을 제1비아홀(34)에 채워 제1비아(Via1, 35)를 형성한다. 이때, 제1비아(35)는 제1메탈 배선(M1)의 상부 표면 일부와 제2메탈 배선(M2)의 관통된 부분을 연결하게 된다. 즉, 제1메탈 배선(M1)과 제2메탈 배선(M2)을 연결하는 역할을 한다.
위와 같이, 제1비아홀(34) 및 제1비아(35)를 형성하는 공정을 'Via1' 공정이라고 한다.
도 3d에 도시된 바와 같이, 제1비아(35)를 포함한 전면에 M3 메탈을 증착한 후 M3 식각을 진행하여 제1비아(35)에 연결되는 제3메탈 배선(M3)을 형성한다. 따라서, 제1비아(35)를 통해 제1 내지 제3 메탈 배선(M1∼M3)이 모두 동시에 연결된다. 이는 3층의 메탈 배선을 형성할 때 3번의 메탈 배선 마스크와 한번의 비아 마스크만을 사용하는 것을 의미하며, 즉, 제2메탈 배선(M2)과 제3메탈 배선(M3)을 연결하기 위한 Via2 공정을 생략해도 되어 공정이 단순화되고, 습식각을 이용하여 M2를 형성함으로써, 필요 시에 Via1과 M2의 금속막을 동시에 증착할 수 있게 된다.
이어서, 제1비아(38)를 통해 제2메탈 배선(M2)과 제1메탈 배선(M1)에 동시에 연결되는 제3메탈 배선(M3)을 형성한다.
한편, 제1비아(35)는 제품에서 요구되는 저항특성을 고려하여 텅스텐(W)으로 형성한다. 예를 들어, Ti/TiN/W, Ti/W, TiN/W, Ti/TiN/W/Ti, Ti/TiN/W/TiN 중에서 선택된 어느 하나를 사용한다.
그리고, 제1메탈 배선 내지 제3메탈 배선(M1∼M3)은 Ti/TiN/AlCu/Ti/TiN, TiN/AlCu/TiN, Ti/Al/Ti/TiN, Ti/TiN/AlCu/Ti 및 Ti/AlCu/Ti로 이루어진 그룹 중에서 선택된 어느 하나를 사용한다. 여기서, Ti, TiN은 배리어 메탈이다.
상술한 실시 예에 따르면, 제1메탈 배선과 제2메탈 배선 연결을 위한 비아 공정과 제2메탈 배선과 제3메탈 배선을 연결하기 위한 비아 공정을 1회의 비아 공정으로 진행한다. 즉, 제2메탈 배선과 제3메탈 배선을 연결하기 위한 비아 공정이 생략된다.
이처럼, 하나의 비아 공정만 진행하고, 제3메탈배선 단독을 이용하여 제2메탈 배선과 제1메탈 배선을 연결하므로, 제조 공정이 단순화되고, 메탈 배선 공정의 디자인상에서도 하나의 메탈(M3)로 M1 내지 M2 까지를 한꺼번에 연결할 수 있어 회로의 기능적인 측면에서 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 제2메탈 배선(M2)을 형성한 다음 비아홀이 정의되기 때문에 비아 마스크를 하나 또는 그 이하로 줄일 수 있어, 공정 단순화 및 제조 비용 절감 효과를 얻을 수 있다.
또한, 본 발명은 제1메탈 배선과 제1비아 사이의 오정렬을 줄어 불량 감소효 과를 얻는다. 그리고, 하나의 메탈(M4)로 M1부터 M3까지 한꺼번에 연결할 수 있는 효과가 있다.
Claims (9)
- 제1메탈 배선 그룹, 제2메탈 배선 그룹 및 제3메탈 배선이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 다층 메탈 배선 구조로서,상기 제1메탈 배선 그룹 내 한쌍의 제1메탈 배선과 상기 제2메탈 배선 그룹의 대응하는 한쌍의 제2메탈 배선간을 연결하는 한쌍의 제1비아와,상기 한쌍의 제1비아간을 연결하는 구조물 패턴과,상기 구조물 패턴과 상기 제2메탈 배선 중 선택된 하나의 제2메탈 배선을 상기 제3메탈 배선에 연결하는 한쌍의 제2비아를 포함하는 다층 메탈 배선 구조.
- 삭제
- 제1메탈 배선 그룹, 제2메탈 배선 그룹이 IMD를 사이에 두고 순차 적층되는 구조를 갖는 반도체 소자의 다층 메탈 배선 구조로서,상기 제1/제2메탈 배선 그룹내 대응되는 위치의 메탈 배선간을 연결하는 비아와,상기 비아간을 연결하는 구조물 패턴과,상기 구조물 패턴과 연결되는 비아와 상기 구조물 패턴과 연결되지 않는 다른 비아를 연결하도록 형성되어 상기 제1메탈 배선과 병렬로 연결되는 상기 제2메탈 배선 그룹내 병렬 연결 메탈 배선을 포함하는 다층 메탈 배선 구조.
- 삭제
- 복수의 제1메탈 배선을 형성하는 단계와,상기 제1메탈 배선 상부에 제1층간 절연막을 형성하는 단계와,상기 제1층간 절연막 상에 상기 제1메탈 배선 중 인접하는 2개를 포함하는 영역 상부의 해당 제1메탈 배선 2개당 하나씩 대응하는 면적을 갖는 제2메탈 배선을 형성하는 단계와,상기 제2메탈 배선 상부에 제2층간 절연막을 형성하는 단계와,상기 제2메탈 배선의 일부를 관통하여 상기 제1메탈 배선 표면을 개방시키도록 상기 제2층간 절연막과 제1층간 절연막을 식각하여 비아홀을 형성하는 단계와,상기 비아홀에 매립되는 제1비아를 형성하는 단계와,상기 제1비아 상에 상기 제1비아를 통해 제1메탈 배선과 제2메탈 배선에 연결되는 제3메탈 배선을 형성하는 단계와,상기 제2메탈 배선과 제3메탈 배선에 연결되는 제2비아를 동시에 형성하는 단계와,상기 제2비아를 통해 상기 제2메탈 배선과 제3메탈 배선을 병렬 연결하는 제4메탈 배선을 형성하는 단계를 포함하는 반도체소자의 다층 메탈 배선의 형성 방법.
- 제 5 항에 있어서,상기 비아홀을 형성하는 단계에서,상기 비아홀은 상기 제2메탈 배선의 양측끝단을 관통하는 것을 특징으로 하는 반도체소자의 다층 메탈 배선의 형성 방법.
- 제 5 항에 있어서,상기 제1 내지 제4메탈 배선은,Ti/TiN/AlCu/Ti/TiN, TiN/AlCu/TiN, Ti/Al/Ti/TiN, Ti/TiN/AlCu/Ti 및 Ti/AlCu/Ti로 이루어진 그룹 중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 다층 메탈 배선의 형성 방법.
- 제 5 항에 있어서,상기 제1비아 및 제2비아는,Ti/TiN/W, Ti/W, TiN/W, Ti/TiN/W/Ti, Ti/TiN/W/TiN 중에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체소자의 다층 메탈 배선의 형성 방법.
- 복수의 제1메탈 배선을 형성하는 단계와,상기 제1메탈 배선 상부에 제1층간 절연막을 형성하는 단계와,상기 제1층간 절연막 상에 상기 제1메탈 배선 중 인접하는 2개를 포함하는 영역 상부의 해당 제1메탈 배선 2개당 하나씩 대응하는 면적을 갖는 제2메탈 배선을 형성하는 단계와,상기 제2메탈 배선 상부에 제2층간 절연막을 형성하는 단계와,상기 제2메탈 배선의 일부를 관통하여 상기 제1메탈 배선 표면을 개방시키도록 상기 제2층간 절연막과 제1층간 절연막을 식각하여 비아홀을 형성하는 단계와,상기 비아홀에 매립되는 비아를 형성하는 단계와,상기 비아 상에 상기 비아를 통해 제1메탈 배선과 제2메탈 배선에 연결되며, 제1메탈 배선과 제2메탈 배선을 병렬 연결하는 제3메탈 배선을 형성하는 단계를 포함하는 반도체소자의 다층 메탈 배선의 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050132686A KR100772254B1 (ko) | 2005-12-28 | 2005-12-28 | 병렬 구조를 이용한 다층 메탈 배선의 구조 및 형성 방법 |
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Application Number | Priority Date | Filing Date | Title |
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KR1020050132686A KR100772254B1 (ko) | 2005-12-28 | 2005-12-28 | 병렬 구조를 이용한 다층 메탈 배선의 구조 및 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100772254B1 true KR100772254B1 (ko) | 2007-11-01 |
Family
ID=39060491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050132686A KR100772254B1 (ko) | 2005-12-28 | 2005-12-28 | 병렬 구조를 이용한 다층 메탈 배선의 구조 및 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100772254B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9111998B2 (en) | 2012-04-04 | 2015-08-18 | Samsung Electronics Co., Ltd | Multi-level stack having multi-level contact and method |
US9287162B2 (en) | 2013-01-10 | 2016-03-15 | Samsung Austin Semiconductor, L.P. | Forming vias and trenches for self-aligned contacts in a semiconductor structure |
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KR20030049029A (ko) * | 2001-12-13 | 2003-06-25 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
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2005
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