JP3910973B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に係わり、例えば、低誘電率絶縁膜を使用する多層配線を有する半導体装置の製造方法に関する。
半導体装置、特に半導体集積回路の微細化、高集積化が進んでいる近年の、例えば、システムLSI、DRAMなどの半導体装置は、微細加工された多層配線を使用している。このため、その高速化を進める上で配線性能の向上が強く要求されている。とりわけ、配線抵抗(R)と配線容量(C)とに起因する配線遅延を抑制することが、高速化を実現する上で大きな課題になっている。配線遅延は、配線抵抗と配線容量との積(=R×C)で表わされる。そのため、多層配線の開発においては、配線遅延を抑制するために配線材料の低抵抗化、及び配線間及び層間絶縁膜を低誘電率化することによって配線容量を抑制することが一つの重要な課題とされている。好ましい配線材料としては、銅以外に実用的で適切な低抵抗材料が見当たらないため、配線のさらなる低抵抗化は困難な状況にあるといえる。したがって、配線容量を小さくするために、より低誘電率材料の層間絶縁膜を使用することが望まれる。
しかしながら、このような低誘電率絶縁膜は、一般に、その機械的強度が弱いという性質を有する。それゆえ、半導体装置の製造プロセスにおいて、例えば、低誘電率絶縁膜の表面に変質層が生じやすい、スクラッチ等のダメージが生じやすいという問題点を内在している。
図24は、従来技術による銅(Cu)配線の一例を示す断面図である。半導体(例えば、シリコン)基板には、例えば、素子分離、MOSFET等が形成される。しかし、説明を単純化するためにここではこれらを省略し、半導体基板上に形成した配線構造のみを図示している。図24に示したように、シリコン基板(図示していない)上の全面に配線間絶縁膜としてシリコン酸化膜(SiO)より誘電率が低い低誘電率絶縁膜911を形成し、その上に低誘電率絶縁膜911より機械的強度が大きい高強度絶縁膜912を形成する。高強度絶縁膜912として、例えば、SiO膜が用いられる。次に、これらの低誘電率絶縁膜911及び高強度絶縁膜912に、リソグラフィー技術及びエッチング法を用いて配線用溝を設ける。この配線用溝を埋めるように、Cu拡散防止バリアメタル膜915を介してCu膜を全面に形成する。Cu拡散バリアメタル915として、例えば、窒化タンタル(TaN)が用いられる。次に、配線用溝以外の領域に形成されたCu膜をCMP(chemical mechanical planarization)法により除去して配線用溝内にCu配線917を形成する。そして、表面全体にCu拡散防止バリア絶縁膜919を形成する。Cu拡散防止バリア絶縁膜919として、例えば、SiN膜が用いられる。したがって、従来構造の半導体装置では、低誘電率絶縁膜911と高強度絶縁膜912及びCu拡散防止バリア絶縁膜919とが交互に積層された構造になる。高強度絶縁膜912及びCu拡散防止バリア絶縁膜919の比誘電率は、一般に低誘電率絶縁膜911の比誘電率より大きいため、配線間及び層間絶縁膜全体の比誘電率は、低誘電率絶縁膜911の比誘電率より大きくなる。
SiO膜からなる高強度絶縁膜912を全く使用しないで、低誘電率絶縁膜911のみを配線間及び層間絶縁膜として使用して半導体装置を製造すると、製造プロセスにおいて表面に露出している低誘電率絶縁膜911の表面に加工ダメージが生ずる。例えば、低誘電率絶縁膜911に反応性イオンエッチング(reactive ion etching:RIE)によって配線用溝等を形成する際に、低誘電率絶縁膜表面にRIEによる加工ダメージが発生する。あるいは、Cu配線917を配線用溝内にだけ残すために配線用溝以外の領域に形成されたCu膜をCMP法によって除去する際に、低誘電率絶縁膜911の表面に研磨加工ダメージが発生する。このようなダメージが発生すると、配線間及び配線層間のリーク電流が増加する等の問題を生じる。
上記したように、従来法では、SiOからなる高強度絶縁膜912は、その下の低誘電率絶縁膜911に加工ダメージを与えないために、一種の保護膜とし使用されており、プロセス中では除去されない。さらに、Cu配線917の上に形成したSiN膜からなるCu拡散防止バリア絶縁膜919も、Cu配線917の接続部以外の部分では除去されないことが多い。その結果、比誘電率が低誘電率絶縁膜911より大きい高強度絶縁膜(SiO)912及びCu拡散防止バリア絶縁膜(SiN)919が、完成した半導体装置中に残されることになる。すなわち、このような方法で多層配線を形成すると、低誘電率絶縁膜と高比誘電率絶縁膜とが層状に積層された配線間及び層間絶縁膜を有する多層配線構造になる。そのため、従来法で形成した多層配線では、絶縁膜の表面にRIE法及びCMP法等の加工によるダメージを抑制できるものの、低誘電率絶縁膜だけを配線間及び層間絶縁膜として使用する場合に比べ、配線容量が大きくなり、半導体装置の動作の遅延を十分に抑制できないという問題点がある。
特開2000−332107公報
本発明の目的は、配線容量の増加を抑制し、配線間及び層間絶縁膜のリーク特性が劣化する問題を回避した多層配線構造を有する半導体装置の製造方法を提供することである。
上述した課題は、以下の本発明に係る半導体装置の製造方法によって解決される。
本発明の1態様にしたがった半導体装置の製造方法は、第1の低誘電率材料からなる第1の絶縁膜を堆積し、上記第1の絶縁膜上に第1の絶縁膜より機械的強度が大きい第2の絶縁膜を堆積し、上記第1及び第2の絶縁膜に配線用溝を形成し、上記配線用溝を配線材料で埋めて配線を形成し、上記配線の上側表面に配線材料の拡散を防止する導電性膜を形成し、上記第2の絶縁膜を除去し、上記第1の絶縁膜上及び上記第1の配線上に配線材料の拡散を防止する第3の絶縁膜を堆積し、上記第3の絶縁膜上に上記第1の低誘電率材料からなる第4の絶縁膜を堆積し、上記第4の絶縁膜を上記第1の配線の上面の高さまで平坦化し、上記第4の絶縁膜上及び上記第3の絶縁膜上に第2の低誘電率材料からなる第5の絶縁膜を形成し、上記第3の絶縁膜及び上記第5の絶縁膜に上記第1の配線とその上側に形成する第2の配線とを接続するプラグを形成することを特徴とする。
本発明によれば、配線容量の増加を抑制し、配線間及び層間絶縁膜のリーク特性が劣化する問題を回避した多層配線構造を有する半導体装置及びその製造方法を提供することができる。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。
(第1の実施形態)
図1は、本発明の第1の実施形態による半導体装置の製造方法により作成された半導体装置の多層配線構造の一例を示す断面図である。ここでは、3層の多層配線を例に示している。図では、本発明に直接係わる、低誘電率絶縁膜を配線間及び層間絶縁膜として使用した多層配線構造の形成に関する部分に注目して示している。したがって、実際に配線を形成する半導体(例えば、シリコン)基板には、例えば、素子分離、MOSFET等が形成されているが、ここでは説明を単純化するためにこれらの構造を省略し、半導体基板110上に形成した配線構造のみを図示している。
第1の実施形態による多層配線構造は、配線間絶縁膜と層間絶縁膜との両者が同一の低誘電率材料からなる低誘電率絶縁膜111,121,131,141であること、上記低誘電率絶縁膜は層状構造をなすため界面が周期的に存在し、その界面が配線117,127,137の側面に位置すること、及び配線117,127,137の上側表面にのみ配線材料拡散防止用のバリア導電性膜118,128,138を持つことである。
図2(a)から図4(b)は、本発明による第1の実施形態にしたがった半導体装置の製造プロセスの工程断面図の一例であり、これらの図を使用して以下に製造プロセスを説明する。
工程(1) 最初に、図2(a)に示したように、シリコン基板(図示していない)の全面に、低誘電率材料からなる第1の絶縁膜111を堆積する。この低誘電率絶縁膜111は、比誘電率が3以下であることが好ましく、例えば、メチルシロキサン膜等の有機シリコン膜、ポリアリレンエーテル等の有機膜、若しくはこれらを多孔質にしたポーラス膜を使用することができる。低誘電率絶縁膜は、例えば、塗布法、CVD(chemical vapor deposition)法によって堆積できる。次に、この第1の絶縁膜111上に、低誘電率絶縁膜より機械的強度が大きい第1の高強度絶縁膜112を堆積する。高強度絶縁膜として、例えば、CVD法で形成するシリコン酸化膜(SiO)、シリコン窒化膜(SiN)を使用することができる。その後、リソグラフィー技術及びエッチング法により、上記で堆積した2層の絶縁膜111,112に第1の配線用溝114を形成する。すなわち、第1の高強度絶縁膜112上に形成したレジスト膜(図示していない)に配線用溝のパターンをリソグラフィー技術により形成し、このレジスト膜をマスクとしてエッチング法により絶縁膜112及び111を順に除去することによって、第1の配線用溝114を形成することができる。
工程(2) 次に、図2(b)に示したように、第1の配線用溝114の内壁を覆うように基板全面に配線材料拡散防止用の第1のバリアメタル膜115及び図示していないCuシード層を、例えば、PVD(physical vapor deposition)法若しくはCVD法により堆積する。配線材料拡散防止用のバリアメタルとして、例えば、タンタル(Ta)、窒化タンタル(TaN)、窒化チタン(TiN)を使用することができる。引き続き、第1の配線用溝114内を含む全面に、例えば、電解メッキ法によりCu膜を堆積し、第1の配線用溝114にCuを埋め込む。配線用金属としてCuの他に、例えば、Cu合金のような、低抵抗金属を使用することができる。その後、第1の高強度絶縁膜112上の表面に堆積したCu膜及び第1のバリアメタル膜115をCMP法により除去するとともに表面を平坦化し、第1のCu配線117を配線用溝114内に形成することができる。
工程(3) 次に、図2(c)に示したように、Cuの拡散を防止する機能を持つ配線材料拡散防止用の第1のバリア導電性膜118を、露出している第1のCu配線117の上側表面に選択的に形成する。配線材料拡散防止用のバリア導電性膜として、例えば、高融点金属であるコバルトタングステン(CoW)をその組成として含む膜が、例えば、選択メッキ法によりCu配線上に選択的に形成できるため好ましい。CoWを含む高融点金属膜として、例えば、ホウ化コバルトタングステン(CoWB)若しくはリン化コバルトタングステン(CoWP)を使用することができる。
工程(4) その後、図2(d)に示したように、上記の2層の絶縁膜111,112のうち、上層の機械的強度が大きい第1の高強度絶縁膜112をエッチング法により除去する。ここで使用するエッチング法は、下層の低誘電率材料からなる第1の層間絶縁膜111との選択比が大きい方法が好ましい。例えば、CF系のガス等を使用したRIE法及びCDE法のようなドライエッチング法、あるいはHF溶液等を使用したウェットエッチング法が使用できる。
工程(5) 続いて、図3(a)に示したように、低誘電率材料からなる第2の絶縁膜121を、第1の高強度絶縁膜112を除去したあとの凹凸のある表面全体を覆うように堆積する。ここで、この第2の絶縁膜121は、第1の絶縁膜111で使用した低誘電率材料と同種の低誘電率絶縁膜を使用する。この第2の絶縁膜121の形成プロセスに依存するが、必要であれば、その後、第2の絶縁膜121の表面をCMP法により平坦化することができる。具体的には、第2の絶縁膜121を塗布法によって堆積するのであれば、第2の絶縁膜121の堆積後の表面は平坦化されているため、改めてCMP法により平坦化しなくてもよい。一方、第2の絶縁膜121をCVD法によって堆積するのであれば、第2の絶縁膜121の堆積後の表面は第1の高強度絶縁膜112を除去したあとの凹凸が残されるため、CMP法により表面を平坦化することができる。
工程(6) 次に、第2の絶縁膜121上にこの低誘電率材料より機械的強度が大きい第2の高強度絶縁膜122を形成する。第2の高強度絶縁膜122は、第1の高強度絶縁膜112と同種の膜であっても、異種の膜であってもよい。その後、図3(b)に示したように、リソグラフィー技術及びエッチング法により、上記の2層の絶縁膜121,122に第1のCu配線とその上方に形成する第2のCu配線とを接続する第1の層間接続孔123及び第2の配線用溝124を形成することができる。例えば、第2の高強度絶縁膜122上に形成したレジスト膜(図示していない)に層間接続孔のパターンをリソグラフィー技術により形成する。このレジスト膜をマスクとしてエッチング法により絶縁膜122及び121を順に除去することによって、第1のCu配線117上の第1のバリア導電性膜118に接続する第1の層間接続孔123を形成することができる。続いて、同様に、レジスト膜(図示していない)に第2の配線用溝のパターンをリソグラフィー技術により形成し、このレジスト膜をマスクとしてエッチング法により第2の高強度絶縁膜122及び第2の絶縁膜121を所望の深さだけ除去することによって、第2の配線用溝124を形成することができる。
工程(7) 次に、前に述べた工程(2)及び工程(3)と同様に、第1の層間接続孔123及び第2の配線用溝124の内壁を覆うように全面に配線材料拡散防止用の第2のバリアメタル膜125及び図示していないCuシード層を堆積する。引き続き、第1の層間接続孔123及び第2の配線用溝124内を含む第2のバリアメタル膜125及びCuシード層上の全面に、例えば、電解メッキ法によりCu膜を堆積し、第1の層間接続孔123及び第2の配線用溝124にCu膜127を埋め込む。その後、第2の高強度絶縁膜122上の表面に堆積したCu膜127及び第2のバリアメタル膜125をCMP法により除去するとともに表面を平坦化し、第1及び第2のCu配線117,127とを接続するための第1のプラグ126及び第2のCu配線127を形成することができる。次に、Cuの拡散を防止する機能を持つ配線材料拡散防止用の第2のバリア導電性膜128を、露出している第2のCu配線127表面にだけ選択的に形成する。第2のバリア導電性膜128は、第1のバリア導電性膜118と同様の膜を使用することができる。例えば、選択メッキ法によりCu配線上にのみ堆積することができる、例えば、CoWを含む高融点金属膜であるCoWB若しくはCoWPを使用すること好ましい。このようにして、図4(a)に示した2層目のCu配線127を形成できる。
工程(8) 以降、工程(4)で説明した高強度絶縁膜の除去(図2(d))から工程(7)で説明した配線材料拡散防止用のバリア導電性膜の形成(図4(a))までを所定回数繰り返し、最後に、工程(4)から工程(5)(図3(a))までを行うことによって、図4(b)に示した多層配線構造を形成することができる。第1の実施形態では3層の多層配線を一例として示したが、配線層の数は3層に限定されないことは言うまでもない。
この第1の実施形態による半導体装置の製造方法により作成された多層配線構造の特徴は、配線間絶縁膜と層間絶縁膜との両者が同一材料の低誘電率絶縁膜であること、上記低誘電率絶縁膜は層状構造をなすため界面が周期的に存在し、その界面が配線の側面に位置すること、及び配線の上側表面にのみ配線材料拡散防止用のバリア導電性膜を持つことである。
したがって、本実施形態では、従来構造で配線間及び配線層間絶縁膜の一部に使用されていた比誘電率の大きな絶縁膜が含まれず、配線間及び配線層間は、低誘電率絶縁膜から構成されるため、配線間容量の小さな多層配線を提供することができる。さらに、製造プロセスにおいても、プロセスの途中にだけ機械的強度の大きな絶縁膜を効果的に使用するため、半導体装置を構成する低誘電率材料からなる絶縁膜に加えられるダメージを抑制できる。その結果、配線間及び配線層間のリーク電流を増加させることがない。
本発明は、上記の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、後で詳しく述べるように、種々の変形をして実施することができる。
(第2の実施形態)
図5は、本発明の第2の実施形態による半導体装置の製造方法により作成された半導体装置の多層配線構造の一例を示す断面図である。ここでは、3層の多層配線を例に示している。図では、第1の実施形態と同様に本発明に直接係わる、低誘電率絶縁膜を配線間及び層間絶縁膜として使用した多層配線構造の形成に関する部分に注目して、半導体基板上に形成した配線構造のみを図示している。
第2の実施形態による多層配線構造は、層間絶縁膜が2種類の異なる低誘電率絶縁膜211,221b,231b及び221a,231a,241から構成されること、低誘電率絶縁膜は層状構造をなすため界面が周期的に存在し、その界面が配線217,227,237の側面に位置すること、及び配線217,227,237の上側表面にのみ配線材料拡散防止用のバリア導電性膜218,228,238を持つことである。
図6(a)から図7(b)は、本発明による第2の実施形態にしたがった半導体装置の製造プロセスの工程断面図の一例であり、これらの図を使用して以下に製造プロセスを説明する。
工程(1)の第1の低誘電率材料からなる第1の絶縁膜211の堆積から、工程(4)の配線材料拡散防止用の第1のバリア導電性膜218の形成までは、第1の実施形態と同様に行う。図6(a)は、図2(c)と同じ図であり、工程(4)において配線材料拡散防止用の第1のバリア導電性膜218の形成した図である。以下に、工程(1)から(4)までを簡単に説明し、その後、第2の実施形態の特徴的な工程を説明する。
工程(1) 最初に、シリコン基板(図示していない)の全面に、第1の低誘電率材料からなる第1の絶縁膜211を堆積する。第1の低誘電率絶縁膜は、比誘電率が3以下であることが好ましく、例えば、メチルシロキサン膜等の有機シリコン膜、ポリアリレンエーテル等の有機膜、若しくはこれらを多孔質にしたポーラス膜を使用することができる。この第1の絶縁膜211上に、低誘電率絶縁膜より機械的強度が大きい第1の高強度絶縁膜212を堆積する。その後、リソグラフィー技術及びエッチング法により、上記で堆積した2層の絶縁膜211,212に第1の配線用溝214を形成する。
工程(2) 次に、第1の配線用溝214の内壁を覆うように配線材料拡散防止用の第1のバリアメタル膜215及び図示していないCuシード層を堆積する。引き続き、第1の配線用溝214を含む第1のバリアメタル膜215及びCuシード層上にCuを堆積し、第1の配線用溝214にCuを埋め込む。
工程(3) その後、CMP法により表面を平坦化することにより、第1のCu配線217を配線用溝214内に形成することができる。
工程(4) 次に、配線材料であるCuの拡散を防止する機能を持つ配線材料拡散防止用の第1のバリア導電性膜218を、露出している第1のCu配線217表面に堆積させることにより、図6(a)に示した構造を形成することができる。配線材料拡散防止用のバリア導電性膜は、高融点金属合金であるCoWをその組成に含んでいることが好ましく、例えば、CoWB若しくはCoWPを使用することができる。
工程(5) その後、図6(b)に示したように、上記の2層に堆積した絶縁膜211,212のうち、上層の第1の高強度絶縁膜212を除去する。
工程(6) 続いて、図6(c)に示したように、第1の低誘電率材料とは異なる第2の低誘電率材料からなる第2の絶縁膜221aを、第1の高強度絶縁膜212を除去したあとの凹凸のある表面の全体を覆うように、例えば、塗布法若しくはCVD法で堆積する。ここで、第2の絶縁膜221aは、第1の絶縁膜211とは異なる材料を使用するが、第1の低誘電率材料と同様に、比誘電率が3以下であることが好ましい。第2の絶縁膜221aとしては、第1の絶縁膜211と異なる低誘電率材料という制限の下で、例えば、メチルシロキサン膜等の有機シリコン膜、ポリアリレンエーテル等の有機膜、若しくは、これらを多孔質にしたポーラス膜を使用することができる。第1の実施形態と同様に、第2の絶縁膜221aの形成プロセスに依存するが、必要であれば、その後、第2の絶縁膜221aの表面をCMP法により平坦化することができる。続いて、第2の絶縁膜221a上の全面に第1の低誘電率材料からなる第3の絶縁膜221bを、例えば、塗布法若しくはCVD法で堆積する。
工程(7) 次に、第3の絶縁膜221b上に第3の絶縁膜221bより機械的強度が大きい第2の高強度絶縁膜222を、例えば、CVD法で堆積する。第2の高強度絶縁膜222は、第1の高強度絶縁膜212と同種の膜であってもよく、異種の膜であってもよい。例えば、SiO膜、SiN膜を使用することができる。その後、図6(d)に示したように、リソグラフィー技術及びエッチング法により、上記の3層絶縁膜221a,221b,222に第1のCu配線217とその上側に形成する第2のCu配線とを接続する第1の層間接続孔223及び第2の配線用溝224を形成する。例えば、第2の高強度絶縁膜222上に形成したレジスト膜(図示していない)に層間接続孔のパターンをリソグラフィー技術により形成する。このレジスト膜をマスクとしてエッチング法により絶縁膜222,221b及び221aを順に除去する。これによって、第1のCu配線217上の第1のバリア導電性膜218に接続する層間接続孔223を形成することができる。続いて、同様に、レジスト膜(図示していない)に第2の配線用溝のパターンをリソグラフィー技術により形成する。このレジスト膜をマスクとし、第2の絶縁膜221aをエッチングストッパとして、第3の絶縁膜221bを選択的にエッチングする。これにより第3の絶縁膜221bに第2の配線用溝を形成する。このようにして、第1の層間接続孔223及び第2の配線用溝224を形成することができる。
工程(8) 次に、第2のCu配線を形成するために、前述した第1のCu配線217形成と同様のプロセスを行う。第1の層間接続孔223及び第2の配線用溝224の内壁を覆うように全面に配線材料拡散防止用の第2のバリアメタル膜225及び図示していないCuシード層を堆積する。引き続き、第1の層間接続孔223及び第2の配線用溝224内を含む全面に、例えば、電解メッキ法によりCu膜を堆積し、第1の層間接続孔223及び第2の配線用溝224にCu膜を埋め込む。その後、第1の高強度絶縁膜222上の表面に堆積したCu膜及び第2のバリアメタル膜225をCMP法により除去するとともに表面を平坦化し、第1のプラグ226及び第2のCu配線227を形成することができる。次に、Cuの拡散を防止する機能を持つ配線材料拡散防止用の第2のバリア導電性膜228を、露出している第2のCu配線227表面に、例えば、選択的に堆積する。第2のバリア導電性膜228は、第1のバリア導電性膜218と同様の膜、例えば、選択メッキ法によりCu配線上にのみ堆積することができる、例えば、CoWを含む高融点金属膜、を使用することができる。このようにして、図7(a)に示した2層目のCu配線227を形成できる。
工程(9) 以降、工程(5)で説明した高強度絶縁膜の除去(図6(b))から工程(8)で説明した配線材料拡散防止用のバリア導電性膜の形成(図7(a))までの工程を所定回数繰り返し、最後に、工程(5)及び工程(6)の第2の低誘電率材料からなる絶縁膜の形成を行うことによって、図7(b)に示した多層配線を形成することができる。第2の実施形態では3層の多層配線を一例として示したが、配線層の数は3層に限定されないことは言うまでもない
この第2の実施形態による半導体装置の製造方法により作成された多層配線の構造の特徴は、配線間絶縁膜と層間絶縁膜とが2種類の異なる低誘電率材料からなる低誘電率絶縁膜であること、上記低誘電率絶縁膜は層状構造をなすため界面が周期的に存在し、第1の低誘電率材料からなる第1の低誘電率絶縁膜とその上に堆積する第2の低誘電率材料からなる第2の低誘電率絶縁膜との界面がCu配線の側面に位置すること、第2の低誘電率材料からなる第2の低誘電率絶縁膜とその上に堆積する第1の低誘電率材料からなる第3の低誘電率絶縁膜との界面がプラグと第2のCu配線とが接続する面と一致すること、及びCu配線の上側表面に配線材料拡散防止用のバリア導電性膜を有することである。また、第2のCu配線用溝の形成を選択性のあるエッチング法によって行うことから、第1の実施形態よりプロセス安定性を高くすることができる。
したがって、本実施形態では、従来構造で配線間及び配線層間絶縁膜の一部に使用されていた比誘電率の大きな絶縁膜が含まれず、配線間及び配線層間は、低誘電率絶縁膜から構成される。このため、第1の実施形態と同様に、配線間容量の小さな多層配線を提供することができる。さらに、製造プロセスにおいても、プロセスの途中にだけ機械的強度の大きな絶縁膜を効果的に使用するため、半導体装置を構成する低誘電率材料からなる絶縁膜に加えられるダメージを抑制できる。その結果、配線間及び配線層間のリーク電流を増加させることがない。
(第3の実施形態)
図8は、本発明の第3の実施形態による半導体装置の製造方法により作成された半導体装置の多層配線構造の一例を示す断面図である。ここでは、3層の多層配線を例に示している。図では、第1の実施形態と同様に本発明に直接係わる、低誘電率絶縁膜を層間絶縁膜として使用した多層配線構造の形成に関する部分に注目して、半導体基板上に形成した配線構造のみを図示している。
第3の実施形態による多層配線構造は、層間絶縁膜が2種類の異なる低誘電率絶縁膜311,321b,331b及び321a,331a,341から構成されること、低誘電率絶縁膜は層状構造をなすため界面が周期的に存在し、その界面が配線317,327,337の側面に位置すること、及び配線のエッチバック及びCMP法を使用して配線317,327,337の上側表面にのみに配線材料拡散防止用のバリア導電性膜318,328,338を形成することである。
図9(a)から図10(d)は、本発明による第3の実施形態にしたがった半導体装置の製造プロセスの工程断面図の一例であり、これらの図を使用して以下に製造プロセスを説明する。
工程(1)及び(2)の第1の低誘電率材料からなる第1の絶縁膜311の堆積から、第1のCu配線317を形成するまでの工程は、第1の実施形態と同様であるため、以下に簡単に説明する。その後、第3の実施形態の特徴を詳しく説明する。
工程(1) 最初に、図9(a)に示したように、シリコン基板(図示していない)の全面に、第1の低誘電率材料からなる第1の絶縁膜311を堆積する。第1の低誘電率絶縁膜は、比誘電率が3以下であることが好ましく、例えば、メチルシロキサン膜等の有機シリコン膜、ポリアリレンエーテル等の有機膜、若しくはこれらを多孔質にしたポーラス膜を使用することができる。この第1の絶縁膜311上に、低誘電率絶縁膜より機械的強度が大きい第1の高強度絶縁膜312を堆積する。その後、リソグラフィー技術及びエッチング法により、上記で堆積した2層の絶縁膜311,312に第1の配線用溝314を形成する。
工程(2) 次に、第1の配線用溝314の内壁を覆うように配線材料拡散防止用の第1のバリアメタル膜315及び図示していないCuシード層を堆積する。引き続き、第1の配線用溝314内を含む全面にCu317を堆積する。その後、CMP法により表面を平坦化することにより、第1のCu配線317を配線用溝314内に形成し、図9(b)に示した構造を形成することができる。
工程(3) 次に、図9(c)に示したように、第1のCu配線317の上に配線材料拡散防止用の第1のバリア導電性膜を形成するために、第1のCu配線317の表面を所定量だけエッチング法により均一に除去する。
工程(4) 続いて、図9(d)に示したように、全面に配線材料拡散防止用のバリアメタル材料からなる第1のバリア導電性膜318を形成する。第1のバリア導電性膜318は、第1のバリアメタル膜315と同種の材料を使用することができる。例えば、スパッタ法若しくはCVD法により形成した、例えば、Ta,TaN及びTiNを使用することができる。
工程(5) 次に、図10(a)に示したように、第1の高強度絶縁膜312上に形成された第1のバリア導電性膜318をCMP法により除去する。この時、第1のCu配線317は、第1の高強度絶縁膜312より窪んでいるため、第1のCu配線317上にだけ第1のバリア導電性膜318が残される。それ以外の絶縁膜312上の第1のバリア導電性膜318が除去された構造になっていることが特徴である。また、Cu配線に着目するとその全ての周囲が、配線材料拡散防止用のバリアメタル材料で覆われる。
その後、第2の実施形態の工程(5)から工程(8)と同様に、以下に説明する工程(6)から工程(9)の処理を行い配線間及び層間絶縁膜321a,321b、第1の接続プラグ326、及び第2のCu配線327を形成する。
工程(6) すなわち、図10(b)に示したように、上記の2層絶縁膜311,312のうち、上層の機械的強度が大きい第1の高強度絶縁膜312をエッチング法により選択的に除去する。
工程(7) その後、図10(c)に示したように、第1の低誘電率材料とは異なる第2の低誘電率材料からなる第2の絶縁膜321aを、第1の高強度絶縁膜312を除去したあとの凹凸のある表面の全体を覆うように、例えば、塗布法若しくはCVD法で堆積する。ここで、第2の絶縁膜321aも、比誘電率が3以下であることが好ましい。第2の絶縁膜321aの形成プロセスに依存するが、必要であれば、その後、第2の絶縁膜321aの表面をCMP法により平坦化することができる。続いて、第2の絶縁膜321a上の全面に第1の低誘電率材料からなる第3の絶縁膜321bを堆積する。
工程(8) さらに、第3の低誘電率絶縁膜321b上に第3の低誘電率絶縁膜321bより機械的強度が大きい第2の高強度絶縁膜322を堆積する。第2の高強度絶縁膜322は、第1の高強度絶縁膜312と同種の膜であってもよく、異種の膜であってもよい。その後、図10(d)に示したように、リソグラフィー技術及びエッチング法により、上記で堆積した3層の絶縁膜321a,321b,322に第1のCu配線とその上に形成する第2のCu配線とを接続するための第1の層間接続孔323及び第2の配線用溝324を形成する。
工程(9) 第1の層間接続孔323及び第2の配線用溝324の内壁を覆うように全面に配線材料拡散防止用の第2のバリアメタル膜325及び図示していないCuシード層を堆積する。引き続き、第1の層間接続孔323及び第2の配線用溝324内を含む全面に、例えば、電解メッキ法によりCu膜を堆積し、第1の層間接続孔323及び第2の配線用溝324にCu膜327を埋め込む。その後、第1の高強度絶縁膜322上の表面に堆積したCu膜327及び第2のバリアメタル膜325をCMP法により除去するとともに表面を平坦化する。これによって、第1のプラグ326及び第2のCu配線327を形成することができる。
工程(10) 次に、工程(3)から工程(5)と同様に第2のCu配線327の表面を所定量除去し、第2のバリア導電性膜328を全面に形成し、CMP法により平坦化することによって、第2のCu配線327の上面にCuの拡散を防止するバリアメタル材料からなる配線材料拡散防止用の第2のバリア導電性膜328を形成することができる。このようにして、図11(a)に示した第1の接続プラグ326、第2のCu配線327、及び第2のバリア導電性膜328を形成することができる。
工程(11) 以降、工程(6)で説明した高強度絶縁膜の除去(図10(b))から工程(10)で説明した配線材料拡散防止用のバリア導電性膜の形成(図11(a))までを所定回数繰り返す。最後に、工程(6)から工程(8)の第2の低誘電率材料からなる絶縁膜の形成までを行うことによって、図11(b)に示した多層配線を形成することができる。第3の実施形態では3層の多層配線を一例として示したが、配線層の数は3層に限定されないことは言うまでもない。
この第3の実施形態による半導体装置の製造方法により作成された多層配線構造の特徴は、層間絶縁膜が2種類の異なる低誘電率材料からなる低誘電率絶縁膜から構成されること、上記低誘電率絶縁膜は層状構造をなすため界面が周期的に存在し、第1の低誘電率材料からなる第1の絶縁膜とその上に堆積する第2の低誘電率材料からなる第2の絶縁膜との界面がCu配線の側面に位置すること、第2の低誘電率材料からなる第2の絶縁膜とその上に堆積する第1の低誘電率材料からなる第3の絶縁膜との界面は、プラグと第2のCu配線とが接続する面と一致すること、及び配線のエッチバック及びCMP法を使用して配線の上側表面に配線材料の拡散を防止するバリアメタル材料からなるバリア導電性膜を形成することである。また、第2のCu配線用溝の形成を選択性のあるエッチング法によって行うことから、第2の実施形態と同様にプロセスの安定性を高くすることができる。
したがって、本実施形態では、従来構造で配線間及び配線層間絶縁膜の一部に使用されていた比誘電率の大きな絶縁膜が含まれず、配線間及び配線層間は、低誘電率絶縁膜から構成されるため、第1及び第2の実施形態と同様に、配線間容量の小さな多層配線を提供することができる。さらに、製造プロセスにおいても、プロセスの途中にだけ機械的強度の大きな絶縁膜を効果的に使用するため、半導体装置を構成する低誘電率材料からなる絶縁膜に加えられるダメージを抑制できる。その結果、配線間及び配線層間のリーク電流を増加させることがない。
(第4の実施形態)
図12は、本発明の第4の実施形態による半導体装置の製造方法により作成された半導体装置の多層配線構造の一例を示す断面図である。ここでは、3層の多層配線を例に示している。図では、第1から第3の実施形態と同様に本発明に直接係わる、低誘電率絶縁膜を層間絶縁膜として使用した多層配線構造の形成に関する部分に注目して、半導体基板上に形成した配線構造のみを図示している。
第4の実施形態による多層配線構造は、配線間絶縁膜と層間絶縁膜との両者が1種類の低誘電率材料からなる絶縁膜411,421,431,441から構成されること、上記配線間及び層間絶縁膜は層状構造をなすため界面が周期的に存在し、その界面が配線417,427,437の側面に位置すること、及び配線のエッチバック及びCMP法を使用して配線417,427,437の上側表面にのみに配線材料拡散防止用のバリア導電性膜418,428,438を形成することである。
図13(a)から図14(a)は、本発明による第4の実施形態にしたがった半導体装置の製造プロセスの工程断面図の一例であり、これらの図を使用して以下に製造プロセスを説明する。
工程(1)の低誘電率材料からなる第1の絶縁膜411の形成から、工程(5)の第1の高強度絶縁膜412の除去までは、第3の実施形態と同様に行う。工程(5)までを以下に簡単に説明する。図13(a)は図10(a)と同じ図であり、第1のCu配線417上に配線材料拡散防止用の第1のバリア導電性膜418を形成した図である。
工程(1) 最初に、シリコン基板(図示していない)の全面に、低誘電率材料からなる第1の絶縁膜411を堆積する。第1の絶縁膜411は、比誘電率が3以下であることが好ましく、例えば、メチルシロキサン膜等の有機シリコン膜、ポリアリレンエーテル等の有機膜、若しくはこれらを多孔質にしたポーラス膜を使用することができる。この第1の絶縁膜411上に、第1の絶縁膜411より機械的強度が大きい第1の高強度絶縁膜412を堆積する。その後、従来技術のリソグラフィー技術及びエッチング法により、上記の2層絶縁膜411,412に第1の配線用溝414を形成する。
工程(2) 次に、第1の配線用溝414の内壁を覆うように第1の配線材料拡散防止用のバリアメタル膜415及び図示していないCuシード層を堆積する。引き続き、第1の配線用溝414を含む第1の配線材料拡散防止用のバリアメタル膜415及びCuシード層上にCuを堆積し、第1の配線用溝414にCuを埋め込む。その後、CMP法により表面を平坦化することにより、第1のCu配線417を配線用溝414内に形成することができる。
工程(3) 次に、第1のCu配線417の表面を所定量だけエッチング法により均一に除去する。
工程(4) 続いて、全面に配線材料拡散防止用のバリアメタル材料からなる第1のバリア導電性膜418を堆積する。次に、第1の高強度絶縁膜412上に堆積された第1のバリア導電性膜418をCMP法により除去する。その結果Cu配線417の周囲が、配線材料拡散防止用のバリアメタル材料で覆われることになる。このようにして、図13(a)に示した構造を形成することができる。
工程(5) 続いて、図13(b)に示したように、上記の2層絶縁膜411,412のうち、上層の機械的強度が大きい第1の高強度絶縁膜412のみをエッチング法により選択的に除去する。
以降は、第1の実施形態の工程(5)以降と同様に処理を行い、多層配線構造を形成する。
工程(6) 次に、図13(c)に示したように、低誘電率材料からなる第2の絶縁膜421を、第1の高強度絶縁膜412を除去したあとの凹凸のある表面の全体を覆うように堆積する。ここで、第2の絶縁膜421は、第1の絶縁膜411と同一の低誘電率材料を使用する。すなわち、例えば、メチルシロキサン膜等の有機シリコン膜、ポリアリレンエーテル等の有機膜、若しくは、これらを多孔質にしたポーラス膜を使用することができる。そして、第2の絶縁膜421の堆積プロセスに依存するが、必要であれば、第2の絶縁膜421の表面をCMP法により平坦化することができる。
工程(7) 続いて、第2の絶縁膜421上の全面に第2の絶縁膜421より機械的強度が大きい第2の高強度絶縁膜422を堆積する。第2の高強度絶縁膜422は、第1の高強度絶縁膜412と同種の膜であってもよく、異種の膜であってもよい。その後、図13(d)に示したように、リソグラフィー技術及びエッチング法により、上記の2層絶縁膜421,422に第1のCu配線等とその上側に形成する第2のCu配線とを接続する第1の層間接続孔423及び第2の配線用溝424を形成する。
工程(8) 次に、上記の工程(2)から工程(4)と同様に、第1の層間接続孔423及び第2の配線用溝424の内壁を覆うように全面に配線材料拡散防止用の第2のバリアメタル膜425及び図示していないCuシード層を堆積する。引き続き、第1の層間接続孔423及び第2の配線用溝424内を含む全面に、例えば、電解メッキ法によりCu膜を堆積し、第1の層間接続孔423及び第2の配線用溝424にCu膜を埋め込む。その後、第2の高強度絶縁膜422上の表面に堆積したCu膜及び第2のバリアメタル膜425をCMP法により除去するとともに表面を平坦化する。このようにして、第1のプラグ426及び第2のCu配線427を形成することができる。次に、Cu配線の所定量を除去し、全面にCuの拡散を防止するバリアメタル材料からなる第2のバリア導電性膜425を堆積し、CMP法による平坦化を行う。これによって、第2のCu配線の上面にCuの拡散を防止するバリアメタル材料からなる第2のバリア導電性膜428を形成することができる。このようにして、図14(a)に示した第1の接続プラグ426、第2のCu配線427、及び第2のバリア導電性膜428を形成することができる。
工程(9) 以降、工程(5)の高強度絶縁膜の除去(図13(b))から工程(8)の配線材料拡散防止用のバリア導電性膜の形成(図14(a))までの工程を所定回数繰り返す。最後に、工程(5)及び工程(6)(図13(c))を行うことによって、図14(b)に示した多層配線を形成することができる。第4の実施形態では3層の多層配線を一例として示したが、配線層の数は3層に限定されないことは言うまでもない。
この第4の実施形態による半導体装置の製造方法により作成された多層配線構造の特徴は、配線間絶縁膜と層間絶縁膜との両者が1種類の低誘電率材料からなる絶縁膜で構成されること、上記配線間及び層間絶縁膜は層状構造をなすため界面が周期的に存在し、その界面が配線の側面に位置すること、及び配線のエッチバック及びCMP法を使用して配線の上側表面に配線材料拡散防止用のバリア導電性膜を形成することである。
したがって、本実施形態では、従来構造で配線間及び配線層間絶縁膜の一部に使用されていた比誘電率の大きな絶縁膜が含まれず、配線間及び配線層間は、低誘電率絶縁膜から構成されるため、第1から第3の実施形態と同様に、配線間容量の小さな多層配線を提供することができる。さらに、製造プロセスにおいても、プロセスの途中にだけ機械的強度の大きな絶縁膜を効果的に使用するため、半導体装置を構成する低誘電率材料からなる絶縁膜に加えられるダメージを抑制できる。その結果、配線間及び配線層間のリーク電流を増加させることがない。
(第5の実施形態)
図15は、本発明の第5の実施形態による半導体装置の製造方法により作成された半導体装置の多層配線構造の一例を示す断面図である。ここでは、3層の多層配線を例に示している。図では、第1から第4の実施形態と同様に本発明に直接係わる、低誘電率絶縁膜を層間絶縁膜として使用した多層配線構造の形成に関する部分に注目して、半導体基板上に形成した配線構造のみを図示している。
第5の実施形態による多層配線構造は、配線間絶縁膜が2層の同一の低誘電率材料からなる絶縁膜511と521a、521cと531a及び531cと541、層間絶縁膜が配線間絶縁膜とは異なる低誘電率材料からなる絶縁膜521b,531bから構成されること、配線517,527,537の上側表面にのみ配線材料拡散防止用のバリア導電性膜518,528,538を持つこと、及び上記2層の配線間絶縁膜511と521a、521cと531a及び531cと541の界面上及びその界面より上側の配線517,527,537表面に配線材料の拡散を防止するバリア絶縁膜519,529,539を有することである。
図16(a)から図17(b)は、本発明による第5の実施形態にしたがった半導体装置の製造工程の工程断面図の一例である。
工程(1)の第1の低誘電率材料からなる第1の絶縁膜511の堆積から、工程(4)の第1の高強度絶縁膜512の除去までは、第1の実施形態と同様に行う。以下に、工程(4)までを簡単に説明する。図16(a)は、図2(c)と同じ図であり、第1のCu配線517上に配線材料拡散防止用の第1のバリア導電性膜518を形成した図である。
工程(1) 最初に、シリコン基板の全面に、第1の低誘電率材料からなる第1の絶縁膜511を堆積する。第1の低誘電率絶縁膜は、比誘電率が3以下であることが好ましく、例えば、メチルシロキサン膜等の有機シリコン膜、ポリアリレンエーテル等の有機膜、若しくはこれらを多孔質にしたポーラス膜を使用することができる。この第1の絶縁膜511上に、低誘電率絶縁膜より機械的強度が大きい第1の高強度絶縁膜512を堆積する。その後、リソグラフィー技術及びエッチング法により、上記で堆積した2層の絶縁膜511,512に第1の配線用溝514を形成する。
工程(2) 次に、第1の配線用溝514の内壁を覆うように配線材料拡散防止用の第1のバリアメタル膜515及び図示していないCuシード層を堆積する。引き続き、第1の配線用溝514内を含む第1のバリアメタル膜515及びCuシード層上にCuを堆積し、第1の配線用溝514にCu膜517を埋め込む。その後、CMP法により表面を平坦化することにより、第1のCu配線517を第1の配線用溝514内に形成することができる。
工程(3) 次に、配線材料であるCuの拡散を防止する機能を持つ配線材料拡散防止用の第1のバリア導電性膜518を、露出している第1のCu配線517表面にだけ選択的に堆積させる。第1のバリア導電性膜518は、高融点金属合金であるCoWをその組成に含んでいることが好ましく、例えば、CoWB若しくはCoWPを使用することができる。このようにして、図16(a)に示した構造を形成することができる。
工程(4) その後、図16(b)に示したように、上記の2層の絶縁膜511,512のうち、上層の第1の高強度絶縁膜512のみを除去する。
工程(5) 続いて、図16(c)に示したように、配線材料であるCuの拡散を防止する配線材料拡散防止用のごく薄い第1のバリア絶縁膜519を、第1の高強度絶縁膜512を除去したあとの凹凸のある表面の全体を覆うように、第1の絶縁膜511上及び第1のCu配線517の露出している面に堆積する。配線材料拡散防止用のバリア絶縁膜としては、例えば、CVD法で形成した、例えば、SiC,SiCN,SiNを使用することができる。次に、第1の絶縁膜と同一の低誘電率材料からなる第2の絶縁膜521aを、例えば、塗布法若しくはCVD法で堆積する。第1の実施形態と同様に、第2の絶縁膜521aの形成プロセスに依存するが、必要であれば、その後、第2の絶縁膜521aの表面をCMP法により平坦化することができる。その後、第1のCu配線517より上の第2の絶縁膜521aをエッチバックし、第1のCu配線517の配線間に第1のCu配線517と同じ高さの第2の絶縁膜521aを形成する。
工程(6) 次に、図16(d)に示したように、第2の絶縁膜521aとは異なる第2の低誘電率材料からなる第3の絶縁膜521bを堆積し、続いて、第1の低誘電率材料からなる第4の絶縁膜521cを堆積する。第3及び第4の絶縁膜521b,521cは、例えば、塗布法若しくはCVD法で堆積することができる。
工程(7) さらに、第4の絶縁膜521c上に第4の絶縁膜521cより機械的強度が大きい第2の高強度絶縁膜522を、例えば、CVD法で堆積する。第2の高強度絶縁膜522は、第1の高強度絶縁膜512と同種の膜であってもよく、異種の膜であってもよい。例えば、SiO膜、SiN膜を使用することができる。その後、図17(a)に示したように、リソグラフィー技術及びエッチング法により、上記の3層絶縁膜521b,521c,522を加工する。第2の高強度絶縁膜522及び第4の絶縁膜を通して、第3の絶縁膜521bに第1のCu配線とその上に形成する第2のCu配線とを接続する第1の層間接続孔523を形成する。続いて、第2の高強度絶縁膜522及び第4の絶縁膜に第2の配線用溝524を形成する。例えば、以下のような工程を経て第1の層間接続孔523及び第2の配線用溝524を形成することができる。第2の高強度絶縁膜522上に形成したレジスト膜(図示していない)に層間接続孔のパターンをリソグラフィー技術により形成し、このレジスト膜をマスクとしてエッチング法により絶縁膜522,521c及び521bを順に除去する。最後に層間接続孔の底部に露出する第1のCu配線517上にある第1のバリア絶縁膜519を除去することによって、第1のCu配線517上の第1のバリア導電性膜518に接続する第1の層間接続孔523を形成することができる。この第3の絶縁膜521bエッチングにおいて、第3の絶縁膜521bと第2の絶縁膜521aとの選択比が大きいエッチングを行う。これにより、層間接続孔523のパターンズレが生じても第2の絶縁膜521aはほとんどエッチングされないため、加工におけるプロセスマージンを大きくできる。続いて、同様に、レジスト膜(図示していない)に第2の配線用溝のパターンをリソグラフィー技術により形成し、このレジスト膜をマスクとし、第3の絶縁膜521bをエッチングストッパとして、第2の高強度絶縁膜522及び第4の絶縁膜521cを選択的にエッチングすることにより第2の配線用溝524を形成する。このようにして、第1の層間接続孔523及び第2の配線用溝524を形成することができる。
工程(8) 次に、図17(b)に示した第2のCu配線527を形成するために、前述した第1のCu配線517形成と同様のプロセスを行う。第1の層間接続孔523及び第2の配線用溝524の内壁を覆うように全面に配線材料拡散防止用の第2のバリアメタル膜525及び図示していないCuシード層を堆積する。引き続き、第1の層間接続孔523及び第2の配線用溝524内を含む全面に、例えば、電解メッキ法によりCu膜を堆積し、第1の層間接続孔523及び第2の配線用溝524にCu膜を埋め込む。その後、第1の高強度絶縁膜522上の表面に堆積したCu膜及び第2のバリアメタル膜525をCMP法により除去するとともに表面を平坦化する。このようにして、第1のプラグ526及び第2のCu配線527を形成することができる。次に、Cuの拡散を防止する機能を持つ第2のバリア導電性膜528を、露出している第2のCu配線527表面に選択的に堆積する。第2のバリア導電性膜528は、第1のバリア導電性膜518と同様の膜、例えば、選択メッキ法によりCu配線上にのみ堆積することができる、例えば、CoWを含む高融点金属膜、を使用することができる。このようにして、図17(b)に示した2層目のCu配線527を形成することができる。
工程(9) 以降、工程(4)の高強度絶縁膜の除去(図16(b))から工程(8)の配線材料拡散防止用のバリア導電性膜の形成(図17(b))までを所定回数繰り返し、最後に、工程(4)から工程(6)(図16(d))を行うことによって、図18に示した多層配線を形成することができる。第5の実施形態では3層の多層配線を一例として示したが、配線層の数は3層に限定されないことは言うまでもない。
本実施形態は、種々の変形をして実施することができる。第1の変形例では、2層に積層した配線間絶縁膜の界面等に形成するごく薄い配線材料拡散防止用のバリア絶縁膜を、全ての配線間絶縁膜毎に形成しないことができる。すなわち、下層配線間絶縁膜の数層にだけ形成し、上層の配線間絶縁膜ではバリア絶縁膜を省略して多層配線を形成することができる。第1の変形例の一例を図19に示す。図19において、3層多層配線517,527,537の基板側の配線517,527に配線材料拡散防止用のバリア絶縁膜519,529を形成するが、最上層の配線537には、バリア絶縁膜を形成しない。第1の変形例では、基板側の配線517,527の2層にバリア絶縁膜を形成したが、基板側の配線517にのみバリア絶縁膜を形成することもできる。
第2の変形例を図20に示す。第2の変形例では、2層に積層した配線間絶縁膜の界面等に配線材料拡散防止用のごく薄いバリア絶縁膜を形成しないで多層配線を形成する。この構造とすることにより、製造プロセスを簡略化できる。しかも、第1の変形例と同様に、層間接続孔の形成時に合せズレに対するプロセスマージンを大きくすることができる。
第3の変形例の一例を図21に示す。第3の変形例は、3層の配線間及び層間絶縁膜を異なった低誘電率材料からなる2層の絶縁膜511,521c,531cと絶縁膜521b,531b,541としたものである。2層の絶縁膜は、界面がCu配線517,527,537の側面に位置するように形成され、その界面及びそれより上側のCu配線表面に配線材料拡散防止用のごく薄いバリア絶縁膜519,529,539を形成して、多層配線を構成している。第3の変形例においても、図19に示した第1の変形例の構造と同様に上層配線層に対する配線材料拡散防止用のバリア絶縁膜を形成しない構造とすることができる。
さらに第4の変形例を図22に示す。第4の変形例は、3層の配線間及び層間絶縁膜をそれぞれエッチングにおける選択性の異なる3種類の低誘電率材料からなる絶縁膜としたものである。例えば、図22に示したように、第1の低誘電率材料からなる絶縁膜511,521c,531c,541、第2の低誘電率材料からなる絶縁膜521d,531d、及び第3の低誘電率材料からなる絶縁膜521b,531bによって構成することができる。
上記の第5の実施形態による半導体装置の製造方法により作成された多層配線の構造の特徴は、配線間絶縁膜は2層の低誘電率材料からなる絶縁膜を含み、層間絶縁膜は配線間絶縁膜とは異なる低誘電率材料からなる絶縁膜で構成されること、配線の上側表面にのみ配線材料拡散防止用のバリア導電性膜を持つこと、及び上記2層の配線間絶縁膜の界面上及びその界面より上側の配線表面上に配線材料の拡散を防止するごく薄いバリア絶縁膜を有することである。また、上下の配線間を接続するための層間接続孔の形成及びCu配線用溝の形成を、それぞれの絶縁膜に対して選択性のあるエッチング法によって行うことから、プロセスマージンを大きくすることができる。
したがって、本実施形態では、配線間及び層間絶縁膜は、大部分が低誘電率絶縁膜から構成されるため、他の実施形態と同様に、配線間容量の小さな多層配線を提供することができる。また、製造プロセスにおいても、リソグラフィー及びエッチングにおけるプロセスマージンが大きくなるように設計されている。さらに、プロセスの途中にだけ機械的強度の大きな絶縁膜を効果的に使用するため、半導体装置を構成する低誘電率材料からなる絶縁膜に加えられるダメージを抑制できる。その結果、配線間及び配線層間のリーク電流を増加させることがない。
本発明は、上記の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の変形を行って実施することができる。
図23は、第1及び第2の実施形態の変形例を示す。図23に示したように、第1及び第2の実施形態において、配線間及び層間絶縁膜を3層構造の低誘電率絶縁膜111a,111b,111cとすることができる。3層の絶縁膜は同一の低誘電率材料あるいは異なる2種類若しくは3種類の低誘電率材料を使用することができる。例えば、第1の低誘電率材料からなる第1の低誘電率絶縁膜111a上にこれと異なる第2の低誘電率材料からなる第2の低誘電率絶縁膜111bを堆積し、その上に第1若しくは第3の低誘電率材料からなる第3の低誘電率絶縁膜111cを堆積した積層膜とすることができる。
他の変形例では、第1及び第2の実施形態において、Cu配線の上側表面に形成する配線材料拡散防止用のバリア導電性膜等に関して、選択メッキ法で形成するCoWを含む高融点金属合金に代えて、選択CVD法により形成される高融点金属若しくはその窒化物を使用することができる。高融点金属としては、例えば、Ta、を使用することができ、高融点金属の窒化物としては、例えば、TiN、TaN等、を使用することができる。
さらに他の変形例では、第3及び第4の実施形態において、Cu配線の上側表面に形成する配線材料拡散防止用のバリア導電性膜に関して、同様な配線材料拡散防止用の機能を有する絶縁膜を使用することができる。配線材料拡散防止用のバリア絶縁材料としては、例えば、CVD法若しくは塗布法で堆積される、例えば、SiN、SiC、SiCNを使用することができる。配線材料拡散防止用のバリア絶縁膜を使用する場合には、層間接続孔の形成において、層間接続孔の底部に現れるこの配線材料拡散防止用のバリア絶縁膜を除去する。
第1の実施形態による半導体装置の製造方法により作成された半導体装置の一例を示す断面図である。 図2(a)から(d)は、第1の実施形態による半導体装置の製造工程の一例を説明するために示す断面図である。 図3(a)、(b)は、図2(d)に続くの製造工程の一例を説明するために示す断面図である。 図4(a)、(b)は、図3(b)に続くの製造工程の一例を説明するために示す断面図である。 第2の実施形態による半導体装置の製造方法により作成された半導体装置の一例を示す断面図である。 図6(a)から(d)は、第2の実施形態による半導体装置の製造工程の一例を説明するために示す断面図である。 図7(a)、(b)は、図6(d)に続くの製造工程の一例を説明するために示す断面図である。 第3の実施形態による半導体装置の製造方法により作成された半導体装置の一例を示す断面図である。 図9(a)から(d)は、第3の実施形態による半導体装置の製造工程の一例を説明するために示す断面図である。 図10(a)から(d)は、図9(d)に続くの製造工程の一例を説明するために示す断面図である。 図11(a)、(b)は、図10(d)に続くの製造工程の一例を説明するために示す断面図である。 第4の実施形態による半導体装置の製造方法により作成された半導体装置の一例を示す断面図である。 図13(a)から(d)は、第4の実施形態による半導体装置の製造工程の一例を説明するために示す断面図である。 図14(a)、(b)は、図13(d)に続くの製造工程の一例を説明するために示す断面図である。 第5の実施形態による半導体装置の製造方法により作成された半導体装置の一例を示す断面図である。 図16(a)から(d)は、第5の実施形態による半導体装置の製造工程の一例を説明するために示す断面図である。 図17(a)、(b)は、図16(d)に続くの製造工程の一例を説明するために示す断面図である。 第5の実施形態による半導体装置の製造方法の一例を説明するための工程断面図である。 第5の実施形態の第1の変形例による半導体装置の一例を示す断面図である。 第5の実施形態の第2の変形例による半導体装置の一例を示す断面図である。 第5の実施形態の第3の変形例による半導体装置の一例を示す断面図である。 第5の実施形態の第4の変形例による半導体装置の一例を示す断面図である。 第1及び第2の実施形態の変形例による半導体装置の一例を示す断面図である。 従来技術による半導体装置の一例を示す断面図である。
符号の説明
110…半導体基板、
111,121,131,141…低誘電率材料からなる絶縁膜、
111a…第1の低誘電率材料からなる絶縁膜、
111b…第2の低誘電率材料からなる絶縁膜、
112,122…低誘電率材料より機械的強度が大きな材料からなる絶縁膜、
123…層間接続孔、
114,124…配線用溝、
115,125,135…配線材料拡散防止用のバリアメタル、
126,136…プラグ、
117,127,137…Cu配線、
118,128,138…配線材料拡散防止用のバリア導電性膜、
911…低誘電率絶縁膜、
912…高強度絶縁膜、
915…配線材料拡散防止用のバリアメタル、
917…Cu配線、
919…配線材料拡散防止用のバリア絶縁膜。

Claims (3)

  1. 第1の低誘電率材料からなる第1の絶縁膜を堆積し、
    上記第1の絶縁膜上に第1の絶縁膜より機械的強度が大きい第2の絶縁膜を堆積し、
    上記第1及び第2の絶縁膜に配線用溝を形成し、
    上記配線用溝を配線材料で埋めて第1の配線を形成し、
    上記第1の配線の上側表面に配線材料の拡散を防止する導電性膜を形成し、
    上記第2の絶縁膜を除去し、
    上記第1の絶縁膜上及び上記第1の配線上に配線材料の拡散を防止する第3の絶縁膜を堆積し、
    上記第3の絶縁膜上に上記第1の低誘電率材料からなる第4の絶縁膜を堆積し、
    上記第4の絶縁膜を上記第1の配線の上面の高さまで平坦化し、
    上記第4の絶縁膜上及び上記第3の絶縁膜上に第2の低誘電率材料からなる第5の絶縁膜を形成し、
    上記第3の絶縁膜及び上記第5の絶縁膜に上記第1の配線とその上側に形成する第2の配線とを接続するプラグを形成することを特徴とする半導体装置の製造方法。
  2. 前記導電性膜は、コバルトタングステンを含む高融点金属合金であることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第3の絶縁膜は、窒化シリコン、炭化シリコン、及び炭窒化シリコンのいずれか1を含むことを特徴とする請求項1若しくは2に記載の半導体装置の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006060166A (ja) * 2004-08-24 2006-03-02 Matsushita Electric Ind Co Ltd 電子デバイス及びその製造方法
US7538434B2 (en) * 2005-03-08 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnection with conductive polymer layer and method of forming the same
JP5007511B2 (ja) * 2006-02-14 2012-08-22 富士通株式会社 露光光遮蔽膜形成用材料、多層配線及びその製造方法、並びに半導体装置
US20080197499A1 (en) * 2007-02-15 2008-08-21 International Business Machines Corporation Structure for metal cap applications
JP2009088269A (ja) 2007-09-28 2009-04-23 Toshiba Corp 半導体装置、およびその製造方法
DE102008044964B4 (de) * 2008-08-29 2015-12-17 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen
JP2010103329A (ja) * 2008-10-24 2010-05-06 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8575022B2 (en) * 2011-11-28 2013-11-05 International Business Machines Corporation Top corner rounding of damascene wire for insulator crack suppression
JP6435860B2 (ja) 2012-11-05 2018-12-19 大日本印刷株式会社 配線構造体
KR102003881B1 (ko) * 2013-02-13 2019-10-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9295163B2 (en) 2013-05-30 2016-03-22 Dyi-chung Hu Method of making a circuit board structure with embedded fine-pitch wires

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3287955A (en) * 1965-04-20 1966-11-29 Winslow Product Engineering Co Tool for setting rings
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
US5695810A (en) * 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
JPH11354638A (ja) 1998-06-12 1999-12-24 Fujitsu Ltd 配線形成方法及び配線構造
US6331481B1 (en) * 1999-01-04 2001-12-18 International Business Machines Corporation Damascene etchback for low ε dielectric
US6083842A (en) * 1999-02-19 2000-07-04 Advanced Micro Devices Inc. Fabrication of a via plug having high aspect ratio with a diffusion barrier layer effectively surrounding the via plug
US6259160B1 (en) * 1999-04-21 2001-07-10 Advanced Micro Devices, Inc. Apparatus and method of encapsulated copper (Cu) Interconnect formation
JP2000332107A (ja) 1999-05-20 2000-11-30 Sony Corp 半導体装置の製造方法
US6770975B2 (en) * 1999-06-09 2004-08-03 Alliedsignal Inc. Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
US6153935A (en) * 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
JP2001196373A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP4055319B2 (ja) * 2000-02-18 2008-03-05 ソニー株式会社 半導体装置の製造方法
TW476134B (en) 2000-02-22 2002-02-11 Ibm Method for forming dual-layer low dielectric barrier for interconnects and device formed
JP3979791B2 (ja) * 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6501180B1 (en) * 2000-07-19 2002-12-31 National Semiconductor Corporation Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures
JP4644924B2 (ja) * 2000-10-12 2011-03-09 ソニー株式会社 半導体装置およびその製造方法
JP4644926B2 (ja) * 2000-10-13 2011-03-09 ソニー株式会社 半導体製造装置および半導体装置の製造方法
JP2002254248A (ja) * 2001-02-28 2002-09-10 Sony Corp 電解加工装置
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003160877A (ja) * 2001-11-28 2003-06-06 Hitachi Ltd 半導体装置の製造方法および製造装置
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US7687917B2 (en) * 2002-05-08 2010-03-30 Nec Electronics Corporation Single damascene structure semiconductor device having silicon-diffused metal wiring layer
JP2003332422A (ja) 2002-05-13 2003-11-21 Sony Corp 半導体装置およびその製造方法
US7294934B2 (en) * 2002-11-21 2007-11-13 Intel Corporation Low-K dielectric structure and method
US20040183202A1 (en) * 2003-01-31 2004-09-23 Nec Electronics Corporation Semiconductor device having copper damascene interconnection and fabricating method thereof
US6869878B1 (en) * 2003-02-14 2005-03-22 Advanced Micro Devices, Inc. Method of forming a selective barrier layer using a sacrificial layer
US7060619B2 (en) * 2003-03-04 2006-06-13 Infineon Technologies Ag Reduction of the shear stress in copper via's in organic interlayer dielectric material
US7304388B2 (en) * 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure
US7008871B2 (en) * 2003-07-03 2006-03-07 International Business Machines Corporation Selective capping of copper wiring
US7344972B2 (en) * 2004-04-21 2008-03-18 Intel Corporation Photosensitive dielectric layer
JP2006060166A (ja) * 2004-08-24 2006-03-02 Matsushita Electric Ind Co Ltd 電子デバイス及びその製造方法

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