KR100763683B1 - 금속 절연체 금속 캐패시터 제조 방법 - Google Patents

금속 절연체 금속 캐패시터 제조 방법 Download PDF

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Abstract

본 발명은 MIM 캐패시터(Metal Insulator Metal capacitor)가 형성되는 영역에 트렌치 비아(trench via)를 일정 간격으로 형성시키고 이 트렌치 비아가 형성된 밑면과 측면에 캐패시터가 형성되게 하여 작은 영영으로 큰 캐패시턴스(capacitance)를 가지도록 하는 캐패시터를 제조하는 방법에 관한 것이다. 종래 MIM 캐패시터를 제조하는 경우 유전체를 기준으로 상부 전극과 하부 전극이 공통으로 차지하는 면적만이 캐패시턴스를 형성한다. 따라서, 대용량의 MIM 캐패시터를 만들기 위해서는 넓은 영역의 MIM 캐패시터 면적이 필요하기 때문에, 칩 사이즈(chip size)를 증가시킬 뿐만아니라 집적도도 떨어진다. 본 발명은 MIM 캐패시터를 3차원적으로 제조함으로써 캐패시터가 차지하는 면적을 획기적으로 줄인다. 따라서, 칩 사이즈가 작아져 집적도가 높아지는 효과가 있다.
금속 절연체 금속, 하부 금속 배선, 캐패시터, 트렌치

Description

금속 절연체 금속 캐패시터 제조 방법{METHOD FOR MANUFACTURING METAL INSULATOR METAL CAPACITOR}
도 1a 내지 도 1g는 본 발명에 따른 금속 절연체 금속 캐패시터 제조 방법을 공정 단계별로 나타낸 단면도,
도 2는 본 발명에 따른 금속 절연체 금속 캐패시터의 총면적을 나타낸 도면.
본 발명은 금속 절연체 금속(Metal Insulator Metal, 이하 MIM이라 칭함) 캐패시터(capacitor) 제조 방법에 관한 것으로, 특히, MIM 캐패시터가 형성되는 영역에 트렌치 비아(trench via)를 일정 간격으로 형성시키고 이 트렌치 비아가 형성된 밑면과 측면에 캐패시터가 형성되게 하여 작은 영영으로 큰 캐패시턴스(capacitance)를 가지도록 하는 캐패시터를 제조하는 방법에 관한 것이다.
종래의 MIM 캐패시터 제조 방법의 실시예 2 가지를 보면 다음과 같다.
제 1 실시예는 트렌치 비아 형태의 MIM 캐패시터로, 우선 제 1 절연체의 표면에 하부 전극을 패터닝(patterning)한다. 전표면에 제 2 절연체를 덮는다. 제 2 절연체 표면을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)한다. 하부 전극의 중앙 영역의 제 2 절연체를 건식 식각(dry etch)하여 트렌치 비아를 형성한다. 전표면에 유전체 및 배리어 금속(barrier metal)을 차례로 증착한다. 전표면에 텅스텐-플러그(W-plug)를 덮는다. 텅스텐-플러그의 표면을 화학적 기계적 연마한다. MIM 캐패시터 영역의 텅스텐-플러그 표면에 상부 전극을 형성시킴으로써 MIM 캐패시터를 완성한다.
제 2 실시예는 두 금속 사이에 MIM의 상부 전극에 해당되는 두 번째 탑 플레이트(top plate)를 형성시키는 형태로, 먼저 제 1 절연체의 전표면에 하부 전극용 금속, 유전체, 및 상부 전극에 해당되는 두 번째 탑 플레이트를 차례로 증착한다. MIM 영역을 제외한 상부 전극에 해당되는 두 번째 탑 플레이트를 제거한다. 하부 전극 영역을 제외한 하부 전극용 금속과 유전체를 제거한다. 전표면에 제 2 절연체를 증착한다. 제 2 절연체 표면을 화학적 기계적 연마한다. 제 2 절연체에 비아 공정을 적용하여 두 번째 탑 플레이트와 하부 전극과의 플러그를 형성한다. 표면에 플러그와 접촉하는 상부 전극을 형성함으로써 MIM 캐패시터가 완성된다.
이와 같은 종래의 두 가지 방법으로 MIM 캐패시터를 제조하는 경우 유전체를 기준으로 상부 전극과 하부 전극이 공통으로 차지하는 면적만이 캐패시턴스를 형성한다. 따라서, 대용량의 MIM 캐패시터를 만들기 위해서는 넓은 영역의 MIM 캐패시터 면적이 필요하기 때문에, 칩 사이즈(chip size)를 증가시킬 뿐만아니라 집적도도 떨어진다.
본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, 고성능 혼합 신호(high performance mixed signal) 및 RF(Radio Frequency) 회로에 사용되는 MIM 캐패시터의 특성을 그대로 유지시키면서 MIM 캐패시터가 차지하는 면적을 줄이면서도 집적도를 높이는 MIM 캐패시터 제조 방법을 제공하는 데 그 목적이 있다.
이하, 상술한 목적을 달성하기 위한 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명에 따른 금속 절연체 금속 캐패시터 제조 방법을 공정 단계별로 나타낸 단면도이다.
먼저, 도 1a와 같이 절연막(10) 위에 배선용 금속(M1)과 제 1 절연체(산화막)(12)를 차례로 적층한다. 이때, 제 1 절연체(12) 내의 일측 영역에 다수의 비아 플러그 및 다수의 전극용 금속(M2 내지 Mn-2)이 종래의 공정을 이용하여 배선용 금속(M1)과 직렬 및 교대로 형성된다.
도 1b와 같이 MIM 캐패시터가 형성될 영역에 각각 배선용 금속(M1) 표면까지의 깊이를 갖는 다수의 딥 트렌치 비아(deep trench via)를 일정 간격으로 형성시킨다. 전표면에 하부 전극용 금속(TiN)(14)을 증착한다. 전표면에 유전체(16)를 증착한다.
도 1c와 같이 포토 레지스트 패터닝 공정(photo resist patterning process) 및 건식 식각 공정을 사용하여 다수의 전극용 금속(M2 내지 Mn-2) 중 최상위 전극용 금속(Mn-2)의 중앙 영역의 유전체(16), 하부 전극용 금속(14), 및 제 1 절연체(12)를 제거하여 비아홀을 형성한다.
도 1d와 같이 전표면에 배리어 금속(도시 생략됨)을 증착한다. 전 표면에 텅스텐(18)을 덮는다.
도 1e와 같이 포토 레지스트 패터닝 공정 및 건식 식각 공정을 사용하여 MIM 캐패시터 영역을 제외한 텅스텐(18), 배리어 금속, 유전체(16), 및 하부 전극용 금속(14)을 제거한다. 이때, 텅스텐(18)은 에치 백 공정(etch back process)으로 제거한다.
도 1f 와 같이 포토 레지스트 패터닝 공정 및 건식 식각 공정을 사용하여 MIM 캐패시터 영역 및 다수의 전극용 금속(M2 내지 Mn-2) 영역의 표면에 금속(20, Mn-1)을 선택적으로 증착하여 전극을 형성시킨다.
도 1g와 같이 전표면에 제 2 절연체(산화막)(22)를 덮는다. 표면을 화학적 기계적 연마 공정을 통해 평탄화 시킨다. 형성된 전극과 각기 연결되는 비아 플러그를 형성한다. 표면에 최상위 금속(24)을 선택적으로 형성하여 MIM 캐패시터를 완성한다.
도 2는 본 발명에 따른 금속 절연체 금속 캐패시터의 총면적을 나타낸 도면이다.
동 도면에 있어서, 종래의 MIM 캐패시터의 평면적은 L*L[um2]인 반면, 본 발명의 MIM 캐패시터는 L*L+2N*L*H[um2]으로 동일 평면적 기준으로 종래보다 2N*L*H[um2]만큼 캐패시터 면적이 증가한다. 예로, L이 100um이고 N이 50이고 H가 5um라고 가정 했을 때 종래의 MIM 캐패시터 총면적은 10000[um2]이지만 본 발명의 MIM 캐패시터는 60,000[um2]으로 본 발명의 MIM 캐패시터 총면적이 종래보다 6배 증가한다. 상기 L은 캐패시터 디자인 라인 및 폭이고, N은 딥 트렌치 비아 개수이며, H는 딥 트렌치 비아 높이이다.
이상에서 설명한 바와 같이, 본 발명은 MIM 캐패시터를 3차원적으로 제조함으로써 캐패시터가 차지하는 면적을 획기적으로 줄인다. 따라서, 칩 사이즈가 작아져 집적도가 높아지는 효과가 있다.

Claims (7)

  1. 절연막 위에 배선용 금속과 제 1 절연체가 차례로 적층되고, 상기 제 1 절연체 내의 일측 영역에 다수의 비아 플러그 및 다수의 전극용 금속이 상기 배선용 금속과 직렬 및 교대로 형성된 반도체 소자에 있어서,
    MIM 캐패시터가 형성될 영역에 각각 상기 배선용 금속 표면까지의 깊이를 갖는 딥 트렌치 비아를 일정 간격으로 형성시키는 제 1 단계;
    상기 다수의 딥 트렌치 비아가 일정 간격으로 형성된 반도체 소자 상부 전표면에 하부 전극용 금속, 및 유전체를 순차 형성하는 제 2 단계;
    상기 다수의 전극용 금속 중 최상위 전극용 금속의 중앙 영역의 상기 유전체, 하부 전극용 금속 및 제 1 절연체를 제거하여 비아홀을 형성하는 제 3 단계;
    상기 비아홀이 형성된 상부 전표면에 배리어 금속을 형성하고, 그 상부 전 표면에 텅스텐을 적층하는 제 4 단계;
    상기 MIM 캐패시터 영역을 제외한 텅스텐, 배리어 금속, 유전체, 및 하부 전극용 금속을 제거하는 제 5 단계;
    상기 MIM 캐패시터 영역 및 상기 다수의 전극용 금속의 표면에 금속을 선택적으로 증착하여 전극을 형성시키는 제 6 단계;
    상기 전극이 형성된 반도체 소자 상부 전표면에 제 2 절연체를 적층한 후 그 표면을 평탄화시키는 제 7 단계;
    상기 전극과 각기 연결되는 비아 플러그를 형성한 후 그 상부에 최상위 금속을 선택 형성하는 제 8 단계
    를 포함하는 금속 절연체 금속 캐패시터 제조 방법.
  2. 제 1 항에 있어서, 상기 하부 전극용 금속은 TiN인 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
  3. 제 1 항에 있어서, 상기 제 3 단계는 포토 레지스트 패터닝 공정 및 건식 식각 공정을 사용하여 상기 다수의 전극용 금속 중 최상위 전극용 금속의 중앙 영역의 상기 유전체, 하부 전극용 금속, 및 제 1 절연체를 제거하여 비아홀을 형성하는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
  4. 제 1 항에 있어서, 상기 제 5 단계는 포토 레지스트 패터닝 공정 및 건식 식각 공정을 사용하여 상기 MIM 캐패시터 영역을 제외한 상기 텅스텐, 배리어 금속, 유전체, 및 하부 전극용 금속을 제거하는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
  5. 제 1 항에 있어서, 상기 제 6 단계는 포토 레지스트 패터닝 공정 및 건식 식각 공정을 사용하여 상기 MIM 캐패시터 영역 및 상기 다수의 전극용 금속의 표면에 금속을 선택적으로 증착하여 전극을 형성시키는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
  6. 제 1 항에 있어서, 상기 제 2 절연체는 산화막인 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
  7. 제 1 항에 있어서, 상기 평탄화는 화학적 기계적 연마 공정을 통해 이루어지는 것을 특징으로 하는 금속 절연체 금속 캐패시터 제조 방법.
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