KR100672673B1 - 커패시터 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은 커패시터 구조 및 그 제조방법에 관한 것으로, 커패시터의 제1전극과 제2전극을 복수의 금속층 및 콘택이 동일한 형태로 수직하게 적층되어 일정하게 이격되는 제1전극벽과 제2전극벽으로 형성하고, 그 제1전극벽과 제2전극벽이 이격되는 영역에 절연막이 채워져 유전막으로 기능함에 따라 단위 셀에서 커패시터가 차지하는 면적을 최소화할 수 있고, 상기 제1전극벽과 제2전극벽의 이격간격을 조절하는 매우 간단한 방법을 통해 원하는 용량의 커패시터를 정확하게 구현할 수 있으며, 상기 제1전극벽과 제2전극벽을 구성하는 복수의 금속층 및 콘택은 반도체 소자의 다층 금속배선을 형성하기 위해 통상적으로 형성되기 때문에 별도의 공정을 추가하지 않고도 반도체 소자의 다층 금속배선을 형성하면서 커패시터를 형성할 수 있게 된다.
MIM, 커패시터, 듀얼 다마신, 구리배선, 트렌치, 고집적

Description

커패시터 구조 및 그 제조방법{Structure for Capacitor and Fabricating Method Thereof}
도 1은 종래의 금속-유전막-금속(Metal-Insulator-Metal : MIM) 커패시터 구조를 보인 예시도
도 2는 본 발명의 일 실시예에 따른 커패시터의 3차원 구성을 보인 예시도.
도 3은 도 2에 있어서, 커패시터의 평면구성을 보인 예시도.
***도면의 주요부분에 대한 부호의 설명***
21:제1금속층 22:제1콘택
23:제2금속층 24:제2콘택
25:제3금속층 26:제3콘택
27:제4금속층
CTM:제1전극벽
CBM:제2전극벽
본 발명은 커패시터 구조 및 그 제조방법에 관한 것으로, 보다 상세하게는 용량을 감소시키지 않으면서 유효 표면적을 증대시키기에 적당하도록 한 커패시터의 구조 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 단위 셀은 하나의 트랜지스터(Transistor)와 커패시터로 구성되며, 커패시터는 일정량의 전하를 저장하여 정보를 기억하는 기능을 한다.
최근 들어, 반도체 소자의 집적도가 증가함에 따라 단위 셀의 면적이 점차 감소되고 있으며, 따라서 커패시터의 용량을 감소시키지 않으면서 단위 셀에서 차지하는 면적을 최소화하기 위한 연구가 활발히 수행되고 있다.
상기 커패시터의 용량을 감소시키지 않으면서 면적을 최소화하기 위해서는 커패시터의 유효 표면적을 증가시키거나, 전극 사이의 유전막을 초박막화하거나 또는 유전막을 유전상수가 큰 물질로 대체하는 방법이 강구되고 있다.
그러나, 상기 전극 사이의 유전막을 초박막화하는 경우에는 소자의 신뢰성을 저하시키는 문제가 있어 개발에 한계를 갖게 되고, 또한 상기 유전막을 유전상수가 큰 물질로 대체하는 경우에는 새로운 물질을 적용함에 따른 새로운 공정을 개발하여야 하는 부담이 있다.
따라서, 커패시터의 유효 표면적을 증가시키기 위한 노력이 가장 활발하게 진행되고 있다.
도 1은 종래의 금속-유전막-금속(Metal-Insulator-Metal : MIM) 커패시터 구조를 보인 예시도로서, 이를 참조하여 종래 커패시터의 제조방법을 상세히 설명하 면 다음과 같다.
먼저, 반도체 기판(10) 상에는 트랜지스터와 같은 반도체 소자의 제조과정에서 하부 금속층(11)과 하부 절연막(12)이 적층되어 형성된다.
종래에는 상기 하부 절연막(12)의 상부에 하부 전극층(13)과 유전막(14)을 패터닝하고, 상기 유전막(14)의 상부에 상부 전극층(15)을 패터닝하여 하부 전극층(13)-유전막(14)-상부 전극층(15)으로 구성되는 MIM 커패시터를 제조하였다.
그러나, 상기한 바와같은 종래 MIM 커패시터는 하부 전극층(13)과 유전막(14)의 패터닝 및 상부 전극층(15)의 패터닝과 같은 추가 공정을 필요로 함에 따라 수율이 저하되고, 제조 단가가 상승하게 되는 문제점이 있었다.
또한, 종래 MIM 커패시터는 평판 형태의 평면 구조로 형성됨에 따라 단위 셀에서 차지하는 면적이 크고, 이로 인해 반도체 소자의 고집적화에 제약이 따르는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위해 창안한 것으로, 본 발명의 목적은 별도의 공정을 추가하지 않고도 커패시터를 형성할 수 있는 커패시터 구조 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 단위 셀에서 커패시터가 차지하는 면적을 최소화할 수 있는 커패시터 구조 및 그 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 단위 셀의 제한된 면적 내에서 높은 용량을 갖는 커패시터를 구현할 수 있는 커패시터 구조 및 그 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 커패시터 구조는 기판 상에 동일한 형태로 교번하여 적층된 비아콘택 및 금속층으로 구성되는 제1전극벽과; 상기 제1전극벽과 일정하게 이격되고, 상기 제1전극벽과 동일하게 구성되는 제2전극벽과; 상기 제1전극벽과 제2전극벽의 이격된 공간에 형성된 적어도 하나의 절연막을 구비하여 구성되는 것을 특징으로 한다.
상기 본 발명의 목적을 달성하기 위한 커패시터 제조방법은 기판 상에 제1절연막을 형성하고, 일부를 식각하여 일정하게 이격되는 트렌치를 형성하는 공정과; 상기 트렌치에 각각 도전물질을 채워 일정하게 이격되는 제1금속층을 형성하는 공정과; 상기 기판의 상부에 제2절연막을 형성한 다음 일부를 식각하여 상기 제1금속층이 각각 노출되도록 콘택홀과 트렌치를 형성하는 공정과; 상기 콘택홀과 트렌치에 도전물질을 채워 콘택과 제2금속층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 커패시터 구조 및 그 제조방법을 첨부한 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 커패시터의 3차원 구성을 보인 예시도이고, 도 3은 그 평면구성을 보인 예시도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 커패시터 구조 및 그 제조방법을 살펴보면, 먼저 기판(미도시) 상에 제1절연막(미도시)을 형성한 다음 제1절연막의 일부를 식각하여 일정하게 이격되는 트렌치(Trench)를 형성하고, 상부 전면에 도전물질로 예를 들어 구리(Cu)를 증착한 다음 화학기계적 연마(Chemical Mechanical Polishing : CMP)를 통해 평탄화하여 일정하게 이격되는 제1금속층(21)을 형성한다.
상기 기판에는 다양한 소자들이 형성되며, 그 다양한 소자들을 전기적으로 격리시키기 위해 에스티아이(Shallow Trench Isolation : STI) 등과 같은 격리영역이 형성된다.
본 발명에서는 상기 일정하게 이격되는 제1금속층(21)을 상기 기판의 격리영역 상에 형성함으로써, 커패시터가 기판의 격리영역 상에 제조되도록 하여 기판에 형성된 반도체 소자들과의 기생 커패시턴스를 최소화할 수 있다.
한편, 상기 제1절연막의 일부를 식각하여 일정하게 이격되는 트렌치를 형성하고, 상부전면에 도전물질로 구리를 증착한 다음 평탄화하여 일정하게 이격되는 제1금속층(21)을 형성하는 공정을 듀얼 다마신 공정(Dual Damascene Process)이라 지칭하며, 이와 같은 듀얼 다마신 공정을 보다 상세히 설명하면 다음과 같다.
통상 알루미늄은 낮은 콘택저항 및 단순한 공정 특성 등의 장점으로 인하여 반도체 칩의 배선으로 주로 사용되어 왔으나, 최근 반도체 칩이 고집적화되면서 알루미늄 배선의 접합 스파이크 불량, 전자이동(Electro Migration) 현상 등이 발생함에 따라 고집적 반도체 칩의 배선으로는 적용하기 어렵고, 또한 반도체 칩의 응답속도를 고속화하기 위해 알루미늄보다 낮은 저항을 갖는 배선물질이 요구되고 있다.
따라서, 최근에는 저저항을 가지면서도 전자이동 현상이 발생되지 않는 구리 재질과 저유전 절연막을 적용한 배선 형성방법이 상용화 되고 있다.
그러나, 구리재질은 실리콘이나 대부분의 금속층에서 빠르게 확산되기 때문에 사직식각 공정을 적용할 수 없게 되어 다마신 공정을 적용한다.
상기 다마신 공정은 사진식각공정을 통해 절연막의 일부를 식각하여 트렌치 영역을 형성한 다음 구리를 증착하고, 화학기계적 연마를 통해 평탄화하여 트렌치 영역에 구리를 채워 넣어 구리 배선을 형성하는 공정이다.
상기한 바와같은 다마신 공정을 적용하여 구리 배선을 형성하는 경우에는 구리 배선만을 형성하는 싱글 다마신 공정에 비해 배선과 콘택을 동시에 형성하는 듀얼 다마신 공정이 정렬마진이나 비용 측면에 유리하다.
상기 듀얼 다마신 공정은 절연막에 콘택홀과 트렌치가 형성되어 콘택과 배선을 동시에 형성할 수 있게 된다.
계속해서, 상기 제1금속층(21)이 형성된 기판의 상부전면에 제2절연막을 형성하고, 일부를 식각하여 제1금속층(21)이 노출되도록 콘택홀과 트렌치를 형성한다. 이때, 콘택홀과 트렌치를 제1금속층(21)과 동일한 사이즈로 형성하면, 후술하는 제1콘택(22) 및 제2금속층(23)이 상기 제1금속층(21)과 동일한 형태로 형성되어 적층된다.
그리고, 상기 기판의 상부전면에 배리어 금속(Barrier Metal, 미도시)을 증착하고, 도전물질로 예를 들어 구리를 증착하고 화학기계적 연마를 통해 평탄화하여 제1금속층(21)과 동일한 형태로 적층되는 제1콘택(22)과 제2금속층(23)의 적층구조를 형성한다.
그리고, 상기 기판의 상부전면에 제3절연막을 형성하고, 일부를 식각하여 제2금속층(23)이 노출되도록 콘택홀과 트렌치를 형성한다. 이때, 콘택홀과 트렌치를 제2금속층(23)과 동일한 사이즈로 형성하면, 후술하는 제2콘택(24) 및 제3금속층(25)이 상기 제1금속층(21), 제1콘택(22) 및 제2금속층(23)과 동일한 형태로 형성되어 적층된다.
그리고, 상기 기판의 상부전면에 배리어 금속(Barrier Metal, 미도시)을 증착하고, 도전물질로 예를 들어 구리를 증착하고 화학기계적 연마를 통해 평탄화하여 상기 제1금속층(21), 제1콘택(22) 및 제2금속층(23)과 동일한 형태로 적층되는 제2콘택(24)과 제3금속층(25)의 적층구조를 형성한다.
그리고, 상기 기판의 상부전면에 제4절연막을 형성하고, 일부를 식각하여 제3금속층(25)이 노출되도록 콘택홀과 트렌치를 형성한다. 이때, 콘택홀과 트렌치를 제3금속층(25)과 동일한 사이즈로 형성하면, 후술하는 제3콘택(26) 및 제4금속층(27)이 상기 제1금속층(21), 제1콘택(22), 제2금속층(23), 제2콘택(24) 및 제3금속층(25)과 동일한 형태로 형성되어 적층된다.
그리고, 상기 기판의 상부전면에 배리어 금속(Barrier Metal, 미도시)을 증착하고, 도전물질로 예를 들어 구리를 증착하고 화학기계적 연마를 통해 평탄화하여 상기 제1금속층(21), 제1콘택(22), 제2금속층(23), 제2콘택(24) 및 제3금속층(25)과 동일한 형태로 적층되는 제3콘택(26)과 제4금속층(27)의 적층구조를 형성한다.
상기한 바와같은 본 발명에 의한 커패시터 구조 및 그 제조방법은 커패시터 의 제1전극과 제2전극이 제1금속층(21), 제1콘택(22), 제2금속층(23), 제2콘택(24), 제3금속층(25), 제3콘택(26) 및 제4금속층(27)이 동일한 형태로 각각 적층되어 일정하게 이격되는 제1전극벽(CTM)과 제2전극벽(CBM)으로 형성되고, 그 제1전극벽(CTM)과 제2전극벽(CBM)이 이격되는 영역에는 절연막이 채워져 유전막으로 기능함에 따라 단위 셀에서 커패시터가 차지하는 면적을 최소화할 수 있게 되며, 또한 원하는 용량을 제1전극벽(CTM)과 제2전극벽(CBM)의 이격간격을 조절하는 매우 간단한 방법을 통해 정확하게 구현할 수 있게 된다.
또한, 상기 기판 상에 제1금속층(21), 제1콘택(22), 제2금속층(23), 제2콘택(24), 제3금속층(25), 제3콘택(26) 및 제4금속층(27)을 형성하는 공정은 반도체 소자의 다층 금속배선을 형성하기 위해 통상적으로 형성되기 때문에 별도의 공정을 추가하지 않고도 반도체 소자의 다층 금속배선을 형성하면서 커패시터를 형성할 수 있게 된다.
그리고, 도2 및 도3에 도시된 바와같이 커패시터의 제1전극벽(CTM)과 제2전극벽(CBM)을 2개씩 격자 형태로 서로 마주보도록 형성함으로써, 커패시터의 유효 표면적을 증대시킬 수 있어 커패시터의 용량을 증대시킬 수 있다.
한편, 상기 도2에서는 4층의 금속층을 동일한 형태로 적층시켜 커패시터의 제1전극벽과 제2전극벽을 구성하고 있으나, 이에 한정되는 것은 아니며, 반도체 소자의 설계 사정이나 원하는 용량에 따라 3층 이하의 금속층이나 5층 이상의 금속층을 연결하여 구현할 수 있다.
또한, 도2 및 도3에서는 커패시터의 제1전극벽(CTM)과 제2전극벽(CBM)을 2개 씩 형성하여 커패시터를 구현하였으나, 이에 한정되는 것은 아니며, 반도체 소자의 설계 사정이나 원하는 용량을 얻기 위하여 제1전극벽(CTM)과 제2전극벽(CBM)은 1개씩만 형성할 수 있으며, 또는 3개 이상으로 형성하여 대용량의 커패시터를 간단하게 구현할 수도 있다.
그리고, 전술한 본 발명에 의한 커패시터 구조 및 그 제조방법은 다층의 금속배선을 듀얼 다마신 방식으로 형성하는 경우에 대하여 설명하였으나, 본 발명이 속하는 기술분야에 종사하는 당업자라면 기판 상에 알루미늄이나 텅스텐과 같은 도전물질을 증착하고 패터닝하는 일반적인 사진식각 공정을 통해 다층의 금속배선을 형성하는 경우에도 본 발명의 기술적 사상을 매우 용이하게 적용할 수 있을 것이다.
상술한 바와같이 본 발명에 의한 커패시터 구조 및 그 제조방법은 커패시터의 제1전극과 제2전극을 복수의 금속층 및 콘택이 동일한 형태로 수직하게 적층되어 일정하게 이격되는 제1전극벽과 제2전극벽으로 형성하고, 그 제1전극벽과 제2전극벽이 이격되는 영역에 절연막이 채워져 유전막으로 기능함에 따라 단위 셀에서 커패시터가 차지하는 면적을 최소화할 수 있게 되어 반도체 소자의 집적화를 극대화할 수 있는 효과가 있다.
또한, 상기 제1전극벽과 제2전극벽의 이격간격을 조절하는 매우 간단한 방법을 통해 원하는 용량의 커패시터를 정확하게 구현할 수 있는 효과가 있다.
그리고, 상기 제1전극벽과 제2전극벽을 구성하는 복수의 금속층 및 콘택은 반도체 소자의 다층 금속배선을 형성하기 위해 통상적으로 형성되기 때문에 별도의 공정을 추가하지 않고도 반도체 소자의 다층 금속배선을 형성하면서 커패시터를 형성할 수 있게 되어 수율을 향상시키고, 제조 단가를 절감할 수 있는 효과가 있다.
그리고, 상기 제1전극벽과 제2전극벽을 복수개 형성하여 격자형태로 서로 마주보도록 형성함으로써, 고 용량의 커패시터를 간단하게 구현할 수 있는 효과가 있다.

Claims (11)

  1. 기판 상에 동일한 형태로 교번하여 적층된 콘택 및 금속층으로 구성되는 제1전극벽과;
    상기 제1전극벽과 일정하게 이격되고, 상기 제1전극벽과 동일하게 구성되는 제2전극벽과;
    상기 제1전극벽과 제2전극벽의 이격된 공간에 적층된 적어도 하나의 절연막을 구비하여 구성되는 것을 특징으로 하는 커패시터 구조.
  2. 제 1 항에 있어서,
    상기 금속층은 구리층, 알루미늄층 및 텅스텐층 중에 선택된 하나인 것을 특징으로 하는 커패시터 구조.
  3. 제 1 항에 있어서,
    상기 콘택에는 구리, 알루미늄 및 텅스텐 중에 선택된 하나가 채워진 것을 특징으로 하는 커패시터 구조.
  4. 제 1 항에 있어서,
    상기 제1전극벽, 제2전극벽 및 절연막은 기판의 격리영역 상부에 형성된 것을 특징으로 하는 커패시터 구조.
  5. 기판 상에 제1절연막을 형성하고, 일부를 식각하여 일정하게 이격되는 트렌치를 형성하는 공정과;
    상기 트렌치에 각각 도전물질을 채워 일정하게 이격되는 제1금속층을 형성하는 공정과;
    상기 기판의 상부에 제2절연막을 형성한 다음 일부를 식각하여 상기 제1금속층이 각각 노출되도록 콘택홀과 트렌치를 형성하는 공정과;
    상기 콘택홀과 트렌치에 도전물질을 채워 콘택과 제2금속층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 커패시터 제조방법.
  6. 제 5 항에 있어서,
    상기 제2금속층을 형성한 다음,
    기판의 상부에 절연막을 형성하고, 일부를 식각하여 하부 금속층이 노출되도록 콘택홀과 트렌치를 형성하는 공정과;
    상기 콘택홀과 트렌치에 도전물질을 채워 금속층을 형성하는 공정을 적어도 1회 반복 수행하는 것을 특징으로 하는 커패시터 제조방법.
  7. 제 5 항에 있어서,
    상기 제1금속층, 제2금속층 및 콘택을 형성하는 공정은,
    상기 트렌치 및/또는 콘택홀이 형성된 기판 상에 구리 금속층을 증착한 다음 화학기계적 연마를 통해 평탄화하는 것을 특징으로 하는 커패시터 제조방법.
  8. 제 5 항에 있어서,
    상기 제1금속층과 제2금속층을 형성하기 전에,
    상기 트렌치 및/또는 콘택홀이 형성된 기판 상에 배리어 금속을 증착하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 커패시터 제조방법.
  9. 기판 상에 수직하게 세워진 제1전극벽과;
    상기 제1전극벽과 일정하게 이격되어 기판 상에 수직하게 세워진 제2전극벽과;
    상기 제1전극벽과 제2전극벽의 이격된 공간에 채워진 절연막을 구비하여 구성되고,
    상기 제1전극벽과 제2전극벽은 기판 상에 형성되는 다층 금속배선이 적층된 것을 특징으로 하는 커패시터 구조.
  10. 삭제
  11. 제 9 항에 있어서, 상기 다층 금속배선은 알루미늄층 및/또는 텅스텐층인 것을 특징으로 하는 커패시터 구조.
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