KR100755436B1 - 반도체 기판 관통형 전극 제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판 관통형 전극 제조방법에 관한 것으로, 반도체 기판을 식각하여 관통홀을 형성하는 단계, 유리 기판의 상부에 금속층을 형성하는 단계, 상기 반도체 기판과 상기 유리 기판을 접합하는 단계, 상기 관통홀을 도금하여 상기 관통홀 내에 도금층을 매립하는 단계, 상기 유리 기판을 제거하는 단계 및 상기 금속층을 제거하는 단계를 포함한다.
따라서, 본 발명은 관통홀을 도금하기 위한 공정이 단순하여 공정 수율의 향상 및 공정 비용을 절감할 수 있으며, 반도체 기판에 작용하는 스트레스를 최소화하여 소자의 신뢰도를 향상시킬 수 있다.
관통형 전극, 유리 기판, 도금층

Description

반도체 기판 관통형 전극 제조방법{Method for manufacturing through hole electrode for wafer}
도 1a 내지 도 1c는 종래기술에 따른 관통형 전극 형성방법(Ⅰ),
도 2는 종래기술에 따라 형성된 관통형 전극 단면 사진,
도 3a 내지 도 3c는 종래기술에 따른 관통형 전극 형성방법(Ⅱ),
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 관통형 전극 형성방법.
도 5는 본 발명에 따라 형성된 관통형 전극 단면 사진.
<도면의 주요 부분에 대한 부호의 설명>
300 : 반도체 기판 310 : 관통홀
320 : 유리 기판 330 : 금속층
340 : 관통형 전극
본 발명은 반도체 기판 관통형 전극 제조방법에 관한 것으로, 더욱 상세하게는 씨드층이 형성된 기판의 제거가 용이한 반도체 기판 관통형 전극 제조방법에 관한 것이다.
반도체 소자로 구성되는 집적회로(IC; Intergrated Circuit)는 패키지를 형성하여 인쇄회로기판에 실장된다. 이러한 반도체 소자의 패키지는 기판과 칩을 전기적으로 연결하기 위하여 기판상의 본딩 패드와 칩 상의 칩 패드를 연결하는 와이어 본딩이 있고, 상기 와이어 본딩을 보호하기 위해 에폭시 몰딩 화합물로 봉지되어 있다. 또한 기판의 바닥면에 형성된 솔더볼을 통해 최종 제품의 인쇄회로기판(PCB: Printed Circuit Board)에 칩 패키지를 기계 및 전기적으로 고정시킨다.
그러나, 이러한 패키지는 와이어 본딩을 통해 기판과 칩을 연결하기 때문에 그 구조상 패키지의 소형화에는 한계가 있으며, 제조 공정이 복잡하고 환경오염 물질인 에폭시 몰딩 화합물을 사용함으로 인해 친환경적이지 못하다. 또한, 웨이퍼를 칩별로 절단한 후 패키지를 구성하기 때문에 대량 생산이 어려운 문제점이 있다.
따라서, 상기와 같은 일련의 문제점을 해결하기 위하여 웨이퍼 레벨 패키지(WLP: Wafer Level Package) 기술이 등장하였다.
상기 웨이퍼 레벨 패키지 기술은 실리콘 기판을 관통하는 관통홀(through hole)을 기계적인 방법으로 형성한 후, 그 관통홀을 통해 칩 패드와 연결하는 패키지 제조방법으로, 소형화 및 집적화에 용이하게 적용되며 대량 생산을 가능하게 하는 이점이 있다.
종래에는 관통홀을 형성하는 방법에 있어서 도 1a와 같이 반도체 기판(100) 을 식각하여 비아홀(via hole, 110)을 형성하고, 도 1b와 같이 기판의 전면에 금속층을 이용한 씨드층(seed layer,120)을 형성한 후, 도금공정을 수행하여 접속라인을 형성한다.
이후, 사용된 씨드층(120)을 제거한 후, 기판의 후면을 연마(CMP)하여 배선 접속을 위한 관통형 전극(130)을 형성한다.
그러나, 이러한 방법으로 관통형 전극을 형성하는 방법에 있어서, 접속라인의 형성을 위한 도금공정 시, 씨드층의 수직으로 도금막이 형성되어 관통홀의 종횡비(aspect ratio)가 증가할수록 홀의 내부에 도금이 어려워져 조밀한 도금 라인을 형성할 수 없어, 도 2에 나타난 바와 같이 관통홀(130) 내부에 큰 기공(140)이 형성되며 이로 인하여 접속 라인의 저항이 증가하는 원인으로 작용한다.
이를 해결하기 위하여 도 3a 내지 도 3c에 나타난 바와 같이, 씨드층(230)이 형성된 기판(220)과 관통홀(210)이 형성된 기판(200)을 각각 형성한 후, 이를 서로 가접합하고, 양극과 음극에 직류 혹은 펄스 방식의 전기적 조건에 따라 도금을 수행하는 방법을 적용하여 관통형 전극(240)을 형성하고, 씨드층(230)이 형성된 기판(220)을 연마(CMP)하여 제거한 후, 씨드층(230)을 제거하는 공정을 수행하나, 가접합된 계면사이에 갭(gap)이 형성되어 관통홀의 폭보다 더 큰 형태로 씨드층의 상부에 도금이 이루어져 이를 제거하기 위한 연마(CMP)를 부가적으로 수행하여야 하는 문제점이 존재한다.
본 발명은 관통홀의 도금 공정을 단순화시킨 반도체 기판 관통형 전극 제조방법을 제공함에 목적이 있다.
또한, 본 발명은 관통홀을 조밀하게 도금하는 반도체 기판 관통형 전극 제조방법을 제공함에 다른 목적이 있다.
본 발명의 반도체 기판 관통형 전극 제조방법은 반도체 기판을 식각하여 관통홀을 형성하는 단계, 유리 기판의 상부에 금속층을 형성하는 단계,상기 반도체 기판과 상기 유리 기판을 접합하는 단계, 상기 관통홀을 도금하여 상기 관통홀 내에 도금층을 매립하는 단계, 상기 유리 기판을 제거하는 단계; 및 상기 금속층을 제거하는 단계를 포함한다.
본 발명에 있어서, 상기 반도체 기판과 상기 유리 기판을 접합하는 단계는 상기 반도체 기판과 상기 유리 기판의 상부에 형성된 금속층이 접촉되도록 접합하는 것이 바람직하다.
본 발명에 있어서, 접합은 공융 접합을 이용하며, 350℃ 내지 420℃의 온도와 1000N 내지 4000N의 피스톤 압력을 가하여, 불활성 분위기에서 수행하는 것이 바람직하다.
본 발명에 있어서, 유리 기판의 제거는 그라인딩 후 잔류한 유리막을 희석된 불산에 침지하여 습식식각하는 것이 바람직하다.
본 발명에 있어서, 금속층의 제거는 습식식각하는 것이 바람직하다.
본 발명의 반도체 기판 관통형 전극의 다른 제조방법은 제 1 반도체 기판을 식각하여 관통홀을 형성하는 단계, 제 2 반도체 기판의 상부에 전도성 물질이 분산된 고분자층을 형성하는 단계, 상기 제 1 반도체 기판과 상기 제 2 반도체 기판을 접합하는 단계, 상기 관통홀을 도금하여 상기 관통홀 내에 도금층을 매립하는 단계, 상기 제 1 반도체 기판 및 상기 제 2 반도체 기판에 열을 가하여 분리하는 단계 및 분리된 상기 제 1 반도체 기판에 잔류한 고분자를 제거하는 단계를 포함한다.
본 발명에 있어서, 고분자층은 열가소성 물질이며 유기 용매에 의해 쉽게 제거할 수 있는 것임이 바람직하다.
본 발명에 있어서, 제 1 반도체 기판과 상기 제 2 반도체 기판의 접합은 열압착법을 이용하는 것이 바람직하다.
본 발명에 있어서, 제 1 반도체 기판과 상기 제 2 반도체 기판의 분리는 80℃ 내지 150℃의 온도를 가하여 분리하며, 제 1 반도체 기판에 잔류한 고분자를 제거는 상기 제 1 반도체 기판을 유기 용매에 침지하여 제거하는 것이 바람직하다.
앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도 4a 내지 도 5를 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 기판 관통형 전극 제조과정을 도시한 것이다.
본 발명은 반도체 기판 관통형 전극 제조의 일실시예에 있어서, 우선 반도체 기판(300)을 식각하여 관통홀(310)을 형성한다.
관통홀(310)을 형성하는 공정은 반도체 기판상에 감광막을 도포한 후, 리소그라피 공정을 수행하여 감광막 패턴을 형성한다. 이후, 감광막 패턴을 마스크로 사용하여 반도체 기판을 식각한다.
반도체 기판의 식각은 DRIE(Deep RIE)을 이용한 건식식각공정을 적용한다.
한편, 유리 기판(320)의 상부에 금속층(330)을 형성한다. 이 금속층(330)은 도금 공정의 수행 시, 씨드층으로 사용된다.
본 발명의 일실시예에서 상기 금속층(330)은 금(Au)을 이용하여 증착하였으나, 적용분야에 따라 다양한 금속물질을 증착하여 금속층(330)을 형성함이 바람직하다.
그리고, 관통홀(310)이 형성된 반도체 기판(300)과 유리 기판(320)의 상부에 형성된 금속층(330)이 접촉되도록 위치시킨 후 접합공정을 수행한다.
접합공정은 유리 기판(320)의 상부에 형성된 금속층(330)의 성분과 반도체 기판의 실리콘 성분의 계면에서의 함유량에 따른 공융 온도에서 접합공정을 수행하는 공융 접합을 적용한다.
따라서, 본 발명은 공융 접합 시 350℃ 내지 420℃의 온도와 1000N 내지 4000N 피스톤 압력을 가하여 접합하며, 이때 공융 접합이 수행되는 챔버는 불활성(inert) 분위기임이 바람직하다.
접합된 반도체 기판 및 유리 기판을 도금을 위한 반응액조에 침지시킨 후, 도금공정을 수행한다.
이때, 유리 기판의 상부에 형성된 금속층 즉, 금(Au)층은 씨드층으로 작용하여 관통홀의 내부에 금속물질이 도금되어 관통형 전극(340)이 형성된다.
이후, 반도체 기판(300)으로부터 상기 유리 기판(320)을 제거한다.
유리 기판(320)의 제거는 그라인딩 공정 수행 후 잔류된 유리막은 희석된 불산(HF)을 이용하면 용이하게 제거가능하다.
그리고, 반도체 기판(300)의 하부에 존재하는 금속층(330)은 식각용액에 의하여 제거하며, 본 발명의 일실시예에서는 반도체 기판의 하부에 존재하는 금(Au)층을 금(Au) 식각액을 이용하여 제거한다.
도 5는 본 발명의 일실시예에 따라 형성된 관통형 전극(340)의 단면 사진이다.
도 3의 (가)는 반도체 기판(300)에 150㎛폭으로 형성된 관통형 전극(340)의 단면 사진이며, (나)는 100㎛폭으로 형성된 관통형 전극(340)의 단면 사진으로, 미세한 관통홀의 내부에 도금이 조밀하게 형성되어 있음을 알 수 있다.
따라서, 본 발명의 일실시예에 따른 반도체 기판 관통형 전극 제조방법은 유리 기판의 상부에 씨드층을 형성하여 관통형 전극을 제조함으로써, 종래와 달리 연마(CMP)공정을 수행하지 않아 반도체 기판에 가해지는 스트레스를 최소화하면서도 공정이 간단하여 공정 수율을 향상시킬 수 있으며, 미세한 관통홀의 내부에 조밀한 도금을 형성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 기판 관통형 전극의 다른 제조방법을 설명하면 다음과 같다.
도 5는 본 발명의 다른 실시예에 따른 반도체 기판 관통형 전극 제조과정을 도시한 것이다.
본 발명의 다른 실시예에서는 제 1 반도체 기판을 식각하여 관통홀을 형성하는 공정을 본 발명의 일실시예에서 상술한 바와 같은 공정으로 형성하나, 제 2 반도체 기판에 씨드층의 형성공정이 상이하다.
본 발명의 다른 실시예에서는 제 2 반도체 기판에 씨드층을 전도성 물질(예를 들어 금속물질로 이루어진 분말, 탄소분말 등)이 분산되어 있는 고분자층으로 형성한다.
전도성 물질이 분산되어 있는 고분자층은 액상의 열가소성 고분자에 미세 입자상태의 금속 또는 탄소분말 등을 분산시켜 혼합시킨 것을 사용하여 형성한다.
상기 혼합된 고분자 용액을 제 2 반도체 기판에 코팅한 후, 열처리한다.
코팅은 스핀 코팅 또는 스크린 프린팅을 이용하여 형성할 수 있다.
그리고, 제 1 반도체 기판과 제 2 기판을 접합한다. 접합 공정은 열압착 방법으로 수행된다.
이후, 접합된 제 1 반도체 기판 및 제 2 반도체 기판을 도금을 위한 반응액조에 침지시킨 후, 도금공정을 수행한다.
이때, 제 2 기판의 상부에 형성된 금속물질이 형성된 고분자층은 씨드층으로 작용하여 관통홀의 내부에 금속물질이 도금된다.
이후, 제 1 반도체 기판 및 제 2 반도체 기판을 핫 플레이트 위에 위치시킨 후, 80℃ 내지 150℃의 온도를 가하면 열가소성 고분자는 액상으로 전이하여 흐름(flow) 상태가 되며, 이러한 시점에서 전단으로 힘을 가하게 되면 제 1 기판과 제 2 기판이 쉽게 분리된다.
그리고 제 1 기판에 잔류하는 고분자층을 유기 용매에 침지하여 제거한다.
이로 인하여 후공정을 필요로 하지 않는 관통형 전극이 형성된 제 1 반도체 기판을 제조할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명은 반도체 기판 관통형 전극 제조방법에 있어서 관통홀을 도금하기 위한 공정이 단순하여 공정 수율의 향상 및 공정 비용 절감등의 효과가 있다.
또한, 본 발명은 반도체 기판 관통형 전극 제조방법에 있어서 연마(CMP)공정을 수행하지 않아 반도체 기판에 작용하는 스트레스를 최소화하여 소자의 신뢰도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 반도체 기판 관통형 전극 제조방법에 있어서 미세한 폭의 관통홀 내부에 조밀한 도금을 형성할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판을 식각하여 관통홀을 형성하는 단계;
    유리 기판의 상부에 금속층을 형성하는 단계;
    상기 관통홀의 저면에 상기 금속층이 위치하도록 상기 반도체 기판과 상기 유리 기판을 접합하는 단계;
    상기 관통홀을 도금하여 상기 관통홀에 도금층을 매립하는 단계;
    상기 유리 기판을 제거하는 단계; 및
    상기 금속층을 제거하는 단계
    를 포함하는 반도체 기판 관통형 전극 제조방법.
  2. 제 1 항에 있어서,
    상기 접합은 350℃ 내지 420℃의 온도와 피스톤 압력을 가하여 공용 접합을 수행하는 반도체 기판 관통형 전극 제조방법.
  3. 제 1 항에 있어서,
    상기 유리 기판의 제거는,
    그라인딩 후 잔류한 유리막을 희석된 불산에 침지하여 제거하는 반도체 기판 관통형 전극 제조방법.
  4. 제 1 반도체 기판을 식각하여 관통홀을 형성하는 단계;
    제 2 반도체 기판의 상부에 전도성 물질이 분산된 고분자층을 형성하는 단계;
    상기 제 1 반도체 기판과 상기 제 2 반도체 기판을 접합하는 단계;
    상기 관통홀을 도금하여 상기 관통홀 내에 도금층을 매립하는 단계;
    상기 제 1 반도체 기판 및 상기 제 2 반도체 기판에 열을 가하여 분리하는 단계; 및
    분리된 상기 제 1 반도체 기판에 잔류한 고분자를 제거하는 단계
    를 포함하는 반도체 기판 관통형 전극 제조방법.
  5. 제 4 항에 있어서,
    상기 고분자층은 열가소성 물질인 반도체 기판 관통형 전극 제조방법.
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